JPH01225261A

JPH01225261A - パケット送信装置

Info

Publication number: JPH01225261A
Application number: JP63050808A
Authority: JP
Inventors: Tadanobu Okada; 岡田　忠信; Koichi Onishi; 廣一大西
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-03-04
Filing date: 1988-03-04
Publication date: 1989-09-08
Anticipated expiration: 2011-12-18
Also published as: JP2563821B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパケット通信に利用する。特に、通信品質に関
する要求が異なるパケットを通信回線に送出するパケッ
ト送信装置に関する。

〔従来の技術〕

端末装置から供給されるパケットを通信回線に送出する
ために、パケット送信装置が用いられる。

従来のパケット送信装置は、送信しようとするパケット
を送出行列としてＦＩＦＯメモリに蓄え、このメモリか
ら、到来順にパケットを取り出して通信回線に転送して
いた。

〔発明が解決しようとする問題点〕

しかし、従来のパケット送信装置では、すべてのパケッ
トを同等に扱うため、遅延時間に対する要求や廃棄率に
対する要求が異なるパケットを送信する場合に問題とな
る。このような場合に、従来の装置では、双方の最も厳
しい値を同時に満足するため、送出行列および通信回線
のパケットトラヒックを低い値に抑える必要があった。

本発明は、以上の問題点を解決し、送出行列および通信
回線のバケットトラヒックを制限することなく、遅延時
間および廃棄率に対する要求が異なるパケットを処理す
るパケット送信装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のパケット送信装置は、送出行列回路に、遅延時
間に厳しい要求をもつ少遅延クラスのパケットをパケッ
ト廃棄率に厳しい要求をもつ少紛失クラスのパケットに
優先して出力する手段と、少紛失クラスのパケットの待
ち時間があらかじめ定められた時間ＴＩを越えたときに
そのパケットを少遅延クラスのパケットに優先して出力
する手段と、少遅延クラスのパケットの待ち時間があら
かじめ定められた時間Ｔ２を越えたときにそのパケット
を破棄する手段とを備えたことを特徴とする。

〔作　用〕本発明のパケット送信装置は、通常は、少遅延クラスの
パケットを優先的に通信回線に送出する。

したがって、パケットの遅延に関する厳しい要求を満足
することができる。

このとき、メモリ容量が十分であれば、少紛失クラスの
パケットが紛失されることはない。しかし、常に少遅延
クラスのパケットを優先的に送出すると、少紛失クラス
のパケットがメモリに滞留し、オーバフローの確率が高
くなる。また、少紛失クラスのパケットの遅延に対する
要求がそれほど厳しくないとはいえ、どれだけ遅延して
もよいわけではない。そこで、一定時間が経過した場合
には少紛失クラスのパケットを優先して送出する。

さらに、少紛失クラスのパケットを優先するために少遅
延クラスのパケットを送出できなくなり、その遅延量が
許容範囲を越えた場合には、そのパケットを破棄する。

〔実施例〕

第１図は本発明実施例パケット送信装置のブロック構成
図である。

このパケット送信装置は、パケットの送信順序を制御す
る送出行列回路１００と、この送出行列回路１００から
パケットを取り出して通信回線に転送する送信回路２０
０とを備える。

第２図は送出行列回路１００の詳細を示すブロック構成
図である。

この送出行列回路１００に入力されたパケットは、タイ
ムスタンプ回路１１０、ヘッダ解釈回路１２０、書込み
回路１３０、メモリ回路１４０および読出し回路１５０
を経由して、送信回路２００に出力される。

ヘッダ解釈回路１２０の出力は行列制御回路１７０に供
給され、この行列制御回路１７０は書込み回路１３０お
よび読出し回路１５０を制御する。タイムスタンプ回路
１１０および行列制御回路１７０にはクロック回路１６
０からのクロック信号が供給される。

通信回線に送出すべきパケットが送出行列回路１００に
到着すると、タイムスタンプ回路１１０は、そのパケッ
トにヘッダフィールドを付加し、そこに、そのパケット
の到着時刻を記録する。時刻情報はクロック回路１６０
から供給される。

ヘッダ解釈回路１２０は、遅延時間に厳しい要求をもつ
パケットと、パケット廃棄率に厳しい要求をもつパケッ
トとを判定し、それぞれを少遅延クラスおよび少紛失ク
ラスに分類する。判定方法としては、パケット発生源側
でヘッダにクラス表示を付加することとし、その表示を
ヘッダ解釈回路１２０により読み取る。また、ヘッダか
ら論理チャネル番号を読み取り、これをもとにヘッダ解
釈回路１２０内のクラス判別テーブルを検索し、これに
よりクラスを識別することもできる。この場合に、クラ
ス判別テーブルの内容については、呼接続処理中に設定
する。

さらにヘッダ解釈回路１２０は、到着パケットを書込み
回路１３０を介してメモリ回路１４０に書き込むととも
に、そのパケットのクラス種別および到着時刻を含む到
着信号ａを行列制御回路１７０に出力する。

メモリ回路１４０はクラス別のＦＩＦＯメモリを含む。

行列制御回路１７０は、メモリ回路１４０の読出しを制
御することにより、遅延時間に厳しい要求をもつ少遅延
クラスのパケットをパケット廃棄率に厳しい要求をもつ
少紛失クラスのパケットに優先して出力する手段と、少
紛失クラスのパケットの待ち時間があらかじめ定められ
た時間Ｔ１を越えたときにそのパケットを上記少遅延ク
ラスのパケットに優先して出力する手段と、少遅延クラ
スのパケットの待ち時間があらかじめ定められた時間Ｔ
２を越えたときにそのパケットを破棄する手段とを実現
する。

第３図は行列制御回路１７０の詳細を示すブロック構成
図である。

ヘッダ解釈回路１２０、書込み回路１３０および読出し
回路１５０は、シーケンサ回路１７１を介してアドレス
演算回路１７２に接続される。アドレス演算回路１７２
は、制御メモリ回路１７３、滞留時間判定回路１７４お
よびタイマ回路１７５に接続される。

シーケンサ回路１７１は、ヘッダ解釈回路１２０からの
到着信号ａを受信し、他の回路から到来する信号との競
合制御を行った後に、メモリ要求信号すに変換してアド
レス演算回路１７２に出力する。

メモリ要求信号すは、クラス種別および到着時刻の情報
を含む。

アドレス演算回路１７２は、メモリ回路１４０に記憶さ
れる送出行列の積み込みおよび取り出しを制御する回路
であり、メモリ回路１４０内の各パケットの格納アドレ
ス、到着時刻および空き領域のアドレスを制御メモリ回
路１７３に格納している。このアドレス演算回路１７２
がシーセンサ回路１７１からのメモリ要求信号すを受は
取ると、制御メモリ回路１７３の内容をもとに、到着し
たパケットのためのメモリ回路１４０内の格納アドレス
を算出し、アドレス信号Ｃとしてシーケンサ回路１７１
に返送するとともに、制御メモリ回路１７３の内容を変
更する。

シーケンサ回路１７１は、アドレス信号Ｃを受は取ると
、書込み回路１３０に書込み命令ｄを出力する。この書
込み命令ｄにより、書込み回路１３０が、メモリ回路１
４０の指定されたアドレスに到着パケットを格納する。

メモリ回路１４０から送信回路２００へのパケットの読
出し、またはパケットの廃棄については、書込みと独立
に行う。ひとつのパケットの読出しまたは廃棄が完了す
ると、読出し回路１５０は、シーケンサ回路１７１に処
理完了信号ｅを送出する。

シーケンサ回路１７１は、処理完了信号ｅを受は取ると
、他の回路からの信号との競合制御を行った後に、アド
レス演算回路１７２にパケット送出要求信号ｆを出力す
る。アドレス演算回路１７２は、このパケット送出要求
信号ｆを受は取ると、少遅延クラスおよび少紛失クラス
のＦＩＦＯメモリの先頭パケットについて、それぞれの
待ち時間を判定するために、滞留時間判定回路１７４に
判定依頼信号ｇを出力する。

滞留時間判定回路１７４は、判定依頼信号ｇ内の時刻情
報と、タイマ回路１７５から取得した現在時刻とから、
そのパケットの行列内滞留時間を算出する。さらに滞留
時間判定回路１７４は、少紛失クラスのパケットの待ち
時間があらかじめ定められた時間Ｔ１を越えているか否
か、および少遅延クラスの待ち時間があらかじめ定めら
れた時間Ｔ２を越えているか否かを判定し、この結果に
より、越えているか否か、越えているならどちらのクラ
スのパケットか（双方ともに越えている場合もある）を
結果信号りとしてアドレス演算回路１７２に返送する。

　　　　− アドレス演算回路１７２は、結果信号りにより、■　少
紛失クラスおよび少遅延クラスの双方の先頭パケットの
待ち時間がそれぞれ時間Ｔ１、Ｔ２以下のときには、少
遅延クラスの先頭パケットについて、その格納アドレス
をパケット送出指示ｉに設定し、 ■　少遅延クラスの先頭パケットの待ち時間が時間Ｔ２
を越えている場合には、そのパケットの格納アドレスを
パケット廃棄指示ｊに設定し、■　少紛失クラスの先頭
パケットの待ち時間が時間Ｔ１を越えている場合には、
そのパケットの格納アドレスをパケット送出指示ｌに設
定し、■　少紛失および少遅延の双方のクラスの先頭パ
ケラトの待ち時間がそれぞれ時間ＴＩ、Ｔ２を越えてい
る場合には、少紛失クラスのパケットについてその格納
アドレスをパケット送出指示ｉに設定し、その後に、少
遅延クラスのパケットについてその格納アドレスをパケ
ット廃棄指示Ｊに設定して、これらの指示をシーケンサ回路１７１に出力する。

シーケンサ回路１７１は、パケット送信指示ｌまたはパ
ケット廃棄指示ｊをもとに、読出し回路１５０に読出し
命令ｋまたは廃棄命令βを出力する。

読出し回路１５０は、これらの命令により指定された格
納アドレスからパケットを読み出し、送信回路２００へ
の出力処理、または廃棄処理を行い、その後に処理完了
信号ｅをシーケンサ回路１７１に返送する。

以上の行列制御回路の制御の流れを第４図およず第５図
に示す。第４図はパケット書込みの制御を示し、第５図
は読出しパケット決定の制御を示す。

〔発明の効果〕

以上説明したように、本発明のパケット送信装置は、通
常は少遅延クラスのパケットを優先的に送出するので、
これらのパケットの遅延に関する厳しい要求を満足する
ことができる。また、少紛失クラスのパケットが長時間
にわたり送出行列に滞留している場合には、そのパケッ
トを優先的に送出し、メモリ回路のオーバフローによる
パケット紛失を防止できる。

したがって、本発明のパケット送信装置は、パケットト
ラヒックを制限することなく、遅延時間に対する要求と
廃棄率に対する要求とが異なるパケットを処理すること
ができ、パケット通信の利用範囲を広めることができる
効果がある。

【図面の簡単な説明】

第１図は本発明実施例パケット送信装置のブロック構成
図。第２図は送出行列回路の詳細を示すブロック構成図。第３図は行列制御回路の詳細を示すブロック構成図。第４図は行列制御回路のバケット書込み制御の流れを示
す図。第５図は行列制御回路の読出しパケット決定の制御の流
れを示す図。１００・・・送出行列回路、１１０・・・タイムスタン
プ回路、１２０・・・ヘッダ解釈回路、１３０・・・書
込み回路、１４０・・・メモリ回路、１５０・・・読出
し回路、１６０・・・クロック回路、１７０・・・行列
制御回路、１７１・・・シーケンサ回路、１７２・・・
アドレス演算回路、１７３・・・制御メモリ回路、１７
４・・・滞留時間判定回路、１７５・・・タイマ回路、
２００・・・送信回路。特許出願人　日本電信電話株式会社代理人　弁理士　井　出　直　孝第　　１　　図　実施例第　　２　　図　送出行列回路第５図

Claims

【特許請求の範囲】１、パケットの送信順序を制御する送出行列回路と、こ
の送出行列回路からパケットを取り出して通信回線に転
送する送信回路とを備えたパケット送信装置において、上記送出行列回路は、遅延時間に厳しい要求をもつ少遅延クラスのパケットを
パケット廃棄率に厳しい要求をもつ少紛失クラスのパケ
ットに優先して出力する手段と、上記少紛失クラスのパ
ケットの待ち時間があらかじめ定められた時間Ｔ１を越
えたときにそのパケットを上記少遅延クラスのパケット
に優先して出力する手段と、上記少遅延クラスのパケットの待ち時間があらかじめ定
められた時間Ｔ２を越えたときにそのパケットを破棄す
る手段とを含むことを特徴とするパケット送信装置。