JPH01225130A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
基板背面からイオン注入により埋込み層を形成する半導
体装置の製造方法に関し、
デバイスを形成する基板表面側に損傷を残すことなく、
イオン注入により埋込み層を形成する半導体装置の製造
方法を提供することを目的とし、基板（１１，２１）を
所望の厚さに形成する工程と、この基板（１１，２１）
の背面側より表面に近い領域に注入分布のピークを持つ
ようイオン注入する工程と、この注入イオン導入層を熱
処理により埋込み層（１３，２３）に形成する工程とを
有することを特徴とする半導体装置の製造方法を含み構
成する。[Detailed Description of the Invention] [Summary] A method for manufacturing a semiconductor device in which a buried layer is formed by ion implantation from the back side of a substrate, without leaving any damage on the front side of the substrate where the device is formed.
The purpose is to provide a method for manufacturing a semiconductor device in which a buried layer is formed by ion implantation, and includes a step of forming a substrate (11, 21) to a desired thickness;
A semiconductor characterized by comprising a step of implanting ions so that the peak of the implantation distribution is in a region closer to the surface than the back side of the semiconductor, and a step of forming the implanted ion-implanted layer into a buried layer (13, 23) by heat treatment. Contains and constitutes a method for manufacturing the device.
本発明は、基板背面からイオン注入により埋込み層を形
成する半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device in which a buried layer is formed by ion implantation from the back side of a substrate.
従来、半導体装置の分野におけるイオン注入には、２０
０ＫｅＶ程度のエネルギーが使用されていたが、近年０
．５〜３ＭｅＶ程度の範囲の高エネルギーによるイオン
注入が注目されている。この高エネルギーでは、基板内
に注入分布のピークを持つ埋込み層を形成でき、その表
面側にデバイスを製造することが可能になる。このよう
な埋込み層として絶縁層を形成する技術として、例えば
ＳＩＭＯＸ（Ｓｅｐａｒａ−ｔｉｏｎ ｂｙ ＩＭｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ）が知られている。このＳＩ
ＭＯＸは、酸素等の埋込み注入によりシリコン単結晶基
板中に埋込みの非晶質絶縁層を形成する技術である。ま
た、他の埋込み層としては、例えばＮ型高濃度埋込み層
を形成する場合には、注入エネルギーＩＭｅＶ程度、ド
ーズ量Ｉ ＸＩＯ”ｃｍ−”程度でリンイオン注入が行
なわれ、これにより高濃度不純物の導電層が形成される
。Traditionally, ion implantation in the field of semiconductor devices requires 20
Energy of around 0 KeV was used, but in recent years
．． Ion implantation using high energy in the range of about 5 to 3 MeV is attracting attention. At this high energy, a buried layer with a peaked implant profile can be formed in the substrate, making it possible to fabricate devices on the surface side. As a technique for forming an insulating layer as such a buried layer, for example, SIMOX (Separation by IMpl) is used.
anted OXygen). This SI
MOX is a technology for forming a buried amorphous insulating layer in a silicon single crystal substrate by implanting oxygen or the like. For other buried layers, for example, when forming an N-type high concentration buried layer, phosphorus ions are implanted at an implantation energy of about IMeV and a dose of about I A conductive layer is formed.
〔発明が解決しようとする課題〕
しかし、上述の如き高エネルギーのイオン注入により埋
込み層を形成する方法では、この埋込み層を形成する過
程において、入射イオンが基板原子と衝突し、これをは
じき飛ばすために損傷が形成され、基板表面と埋込み層
との間に損傷が残ってしまうため、この損傷がデバイス
形成に問題になることがあった。このような損傷は、通
常、ドーズ量が５ Ｘ１０１３ｃｍ−”程度以下のとき
には、後の熱処理により回復することができたが、それ
以上のドーズ量では回復できず残ってしまい素子特性を
劣化させる原因となっていた。[Problem to be solved by the invention] However, in the method of forming a buried layer by high-energy ion implantation as described above, during the process of forming this buried layer, the incident ions collide with substrate atoms and are repelled. This damage can cause problems in device fabrication because damage is formed and remains between the substrate surface and the buried layer. Normally, such damage could be recovered by subsequent heat treatment when the dose was less than about 5 x 1013 cm-'', but if the dose was higher than that, it could not be recovered and it remained, causing deterioration of device characteristics. It became.
そこで本発明は、デバイスを形成する基板表面側に損傷
を残すことな（、イオン注入により埋込み層を形成する
半導体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device in which a buried layer is formed by ion implantation without leaving any damage on the surface side of a substrate on which a device is formed.
上記問題点は、基板を所望の厚さに形成する工程と、こ
の基板の表面に近い領域に注入分布のピークを持つよう
基板背面側よりイオン注入する工程と、この注入イオン
導入層を熱処理により埋込み層に形成する工程とを有す
ることを特徴とする半導体装置の製造方法によって解決
される。The above problems are solved by the process of forming the substrate to the desired thickness, the process of implanting ions from the back side of the substrate so that the peak of the implantation distribution is in the area close to the surface of the substrate, and the process of heat-treating the implanted ion-implanted layer. The problem is solved by a method for manufacturing a semiconductor device, which includes a step of forming a buried layer.
即ち、本発明は基板の背面側からイオン注入し、熱処理
により埋込み層を形成するようにしているため、高エネ
ルギーのイオンを注入しても、基板表面側に後の熱処理
により回復させることができないような損傷を与えるこ
とがな（なる。また、基板を所望の厚さに形成してイオ
ン注入するため、必要な領域に埋込み層を形成すること
ができる。That is, in the present invention, ions are implanted from the back side of the substrate and a buried layer is formed by heat treatment, so even if high-energy ions are implanted, the surface side of the substrate cannot be recovered by subsequent heat treatment. In addition, since the substrate is formed to a desired thickness and ions are implanted, a buried layer can be formed in the required region.
従って、この埋込み層を絶縁層、または導電層等として
基板表面側にデバイスを形成しても損傷による素子特性
の劣化がなくなる。Therefore, even if a device is formed on the surface side of the substrate by using this buried layer as an insulating layer, a conductive layer, or the like, there is no deterioration in device characteristics due to damage.
以下、本発明を図示の一実施例により具体的に説明する
。Hereinafter, the present invention will be specifically explained with reference to an illustrated embodiment.
第１図は、本発明実施例に係る半導体装置の製造工程断
面図である。この図に示す方法は、シリコン単結晶基板
中に埋込みの非晶質絶縁層を形成する方法である。FIG. 1 is a cross-sectional view of the manufacturing process of a semiconductor device according to an embodiment of the present invention. The method shown in this figure is a method of forming a buried amorphous insulating layer in a silicon single crystal substrate.
まず、同図（ａ）に示す如く、シリコン基板１１の表面
に気相成長（ＣＶＤ）法により、膜厚１００μ…程度の
酸化シリコン膜（Ｓｉ（ｈ膜）１２を形成する。First, as shown in FIG. 3A, a silicon oxide film (Si(h film) 12 having a thickness of about 100 μm is formed on the surface of a silicon substrate 11 by a vapor phase growth (CVD) method.
次に、同図（ｂ）に示す如く、シリコン基板１１の背面
側をエツチングし、Ｓｉ層の厚さを１０．ｃｚｍ程度に
形成する。Next, as shown in FIG. 5B, the back side of the silicon substrate 11 is etched to reduce the thickness of the Si layer to 10. Form to about czm.
次に、同図（Ｃ）に示す如く、シリコン基板１１の背面
側より、酸素イオン（０°）を、エネルギー１０ＭｅＶ
、ドーズ量５ ＸＩＯ”ｃｍ−”、基板温度５００°Ｃ
の条件でイオン注入を行なう。その後、乾燥窒素ガス（
Ｎ２ガス）雰囲気中、１２５０’Ｃ，１２０分の条件で
熱処理を行なう。これによりデバイスを形成するシリコ
ン基板１１表面側の内部全体に厚さ１μｍ程度のＳｉｎ
、層からなる絶縁層として埋込み層１３が形成される。Next, as shown in FIG.
, dose amount 5XIO"cm-", substrate temperature 500°C
Ion implantation is performed under the following conditions. Then dry nitrogen gas (
Heat treatment is performed in a N2 gas atmosphere at 1250'C for 120 minutes. As a result, the entire interior of the surface side of the silicon substrate 11 forming the device is coated with a sinusoid having a thickness of approximately 1 μm.
, a buried layer 13 is formed as an insulating layer consisting of layers.
以上の製造方法により、ＳｉＯ□層を埋込み層１３とし
て持つＳＩＭＯＸ基板が得られる。この製造方法では、
シリコン基板１１の背面側からイオン注入を行なうため
、デバイス領域側にイオン注入による損傷が形成されな
い。従って、シリコン基板１１表面側の結晶品質は維持
され、デバイス形成に悪影響を与えない。また、レーザ
やランプアニールによるＳｉＯ□上Ｓｉの単結晶化によ
るＳＯＩ技術に比較して、イオン注入を用いるため再現
性がよく、平坦で−様な絶縁層が得られる。By the above manufacturing method, a SIMOX substrate having the SiO□ layer as the buried layer 13 can be obtained. In this manufacturing method,
Since ion implantation is performed from the back side of the silicon substrate 11, damage caused by ion implantation is not formed on the device region side. Therefore, the crystal quality on the surface side of the silicon substrate 11 is maintained, and device formation is not adversely affected. Furthermore, compared to the SOI technology that involves single crystallization of Si on SiO□ using laser or lamp annealing, ion implantation is used, so reproducibility is better and a flat and -like insulating layer can be obtained.
第２図は、本発明の他の実施例に係る半導体装置の製造
方法を示す断面図である。この図に示す方法は、シリコ
ン単結晶基板中に高濃度の埋込み層を形成する方法であ
る。FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another embodiment of the present invention. The method shown in this figure is a method of forming a highly doped buried layer in a silicon single crystal substrate.
まず、同図（ａ）に示す如く、シリコン基板２１の不純
物導入の所望領域の背面をパターニングによりエツチン
グし、表面から厚さが７μｍ程度になるよう溝２２を形
成する。First, as shown in FIG. 4A, the back surface of a desired region of the silicon substrate 21 into which impurities are to be introduced is patterned and etched to form a groove 22 having a thickness of about 7 μm from the surface.
次に、同図（ｂ）に示す如く、シリコン基板２１の背面
側より、リンイオン（Ｐ゛）を、エネルギー１２門ｅｖ
、ドーズ量Ｉ Ｘ１０１４ｃｍ−”の条件でイオン注入
を行なう。その後熱処理を行なうことにより、シリコン
基板２１の表面から１．５μｍ程度の深さに注入分布の
ピークを持つ高濃度不純物の埋込み層２３が形成される
。Next, as shown in FIG.
, the ion implantation is carried out under the conditions of a dose of I x 1014 cm-''. After that, by performing heat treatment, a buried layer 23 of high concentration impurities having a peak of implantation distribution at a depth of about 1.5 μm from the surface of the silicon substrate 21 is formed. It is formed.
以上の製造方法により、シリコン基板１１の溝２２以外
の厚い部分はマスクと同様に作用し、満２２を形成した
所望領域のみに高濃度不純物の埋込み層２３を形成でき
る。溝２２が形成されない部分、すなわち基板がもとの
厚さに保たれる部分にも埋込み層２３ａ形成されるが、
これは製造されるデバイスに対してはなんら影響しない
ものである。すなわち、溝２２を形成することにより、
選択的にイオン注入が可能になる。また、上記実施例と
同様に、シリコン基板２１の背面側からイオン注入を行
なうため、デバイス領域側にイオン注入による損傷が形
成されない。従って、シリコン基板２１表面側の結晶は
品質維持され、素子特性等に悪影響を与えない。このよ
うな形成方法を、例えば、ＣＭＯ５のりトログレードウ
ェル構造の高濃度不純物の埋込み層に適用すれば、ウェ
ルの表面から深い部分の濃度を高めることにより、接合
容量、基板バイアス効果に影響する表面付近の濃度を変
化させずにウェル抵抗を下げることができ、同時にラッ
チアップ耐性が増大する。According to the above manufacturing method, the thick portion of the silicon substrate 11 other than the groove 22 acts like a mask, and the buried layer 23 of high concentration impurity can be formed only in the desired region where the groove 22 is formed. A buried layer 23a is also formed in a portion where the groove 22 is not formed, that is, a portion where the substrate is kept at its original thickness.
This has no effect on the manufactured device. That is, by forming the groove 22,
Selective ion implantation becomes possible. Further, as in the above embodiment, since ions are implanted from the back side of the silicon substrate 21, no damage is caused by ion implantation on the device region side. Therefore, the quality of the crystal on the surface side of the silicon substrate 21 is maintained, and device characteristics are not adversely affected. For example, if such a formation method is applied to a buried layer of high concentration impurity in a CMO5 trograde well structure, by increasing the concentration deep from the surface of the well, the surface that affects the junction capacitance and substrate bias effect can be improved. Well resistance can be lowered without changing nearby concentrations, and at the same time latch-up resistance is increased.
第３図は本発明の他の実施例に係る半導体装置の製造方
法を示す断面図である。この図に示す方法は、シリコン
単結晶基板中に高濃度の不純物理込み層を形成する方法
である。なお、第２図に対応する部分は、同一の符号を
記す。FIG. 3 is a sectional view showing a method of manufacturing a semiconductor device according to another embodiment of the present invention. The method shown in this figure is a method of forming a highly concentrated impurity physically implanted layer in a silicon single crystal substrate. Note that parts corresponding to those in FIG. 2 are denoted by the same reference numerals.
この実施例は、第２図に示す方法と同様にシリコン基板
２１の背面に溝２２を形成した後、シリコン等のイオン
を注入し、基板背面側にアモルファス層３１を形成し、
次に、リンイオン（Ｐ゛）を注入を行なう。その後熱処
理を行ない高濃度不純物の埋込み層２３を形成する。In this embodiment, similar to the method shown in FIG. 2, a groove 22 is formed on the back side of a silicon substrate 21, and then ions such as silicon are implanted to form an amorphous layer 31 on the back side of the substrate.
Next, phosphorus ions (P') are implanted. Thereafter, a heat treatment is performed to form a buried layer 23 of high concentration impurities.
以上の製造方法により、上記実施例と同様に選択的にイ
オン注入ができ、かつイオン注入による損傷が形成され
ないが、本実施例ではアモルファス層３１をシリコン基
板２１の背面側に形成しているため、熱処理工程で損傷
が背面側に向かって回復し、さらにシリコン基板２１表
面側の結晶品質が維持される。With the above manufacturing method, ions can be selectively implanted as in the above embodiment, and no damage is caused by ion implantation. However, in this embodiment, the amorphous layer 31 is formed on the back side of the silicon substrate 21. In the heat treatment step, the damage is recovered toward the back side, and the crystal quality on the front side of the silicon substrate 21 is maintained.
なお、上記実施例において、酸素イオンを注入し熱処理
により酸化シリコンの絶縁膜を形成するようにしている
が、窒素イオンを注入し窒化シリコンからなる絶縁層を
形成するようにしてもよい。In the above embodiments, an insulating film of silicon oxide is formed by implanting oxygen ions and performing heat treatment, but an insulating layer made of silicon nitride may be formed by implanting nitrogen ions.
また、他の実施例において不純物イオンを注入している
が、これには活性化する■属または■属のイオンを注入
し、熱処理により導電層が形成されるようにすればよい
。Further, in other embodiments, impurity ions are implanted, but ions of group 1 or group 2 to be activated may be implanted, and a conductive layer may be formed by heat treatment.
さらに、上記実施例におけるアモルファス層３１は、損
傷が背面側に形成された後の熱処理工程により、損傷の
回復が背面側に向うようにするもので、注入イオンとし
ては、導電性を持たないシリコン、ゲルマニュウム、ア
ルゴン、水素、ヘリウム等があげられる。また、このア
モルファス層３１の形成は、高濃度不純物の埋込み層２
３の形成の前、あるいは後のいずれであってもよい。Furthermore, in the amorphous layer 31 in the above embodiment, the damage is caused to recover toward the back side through a heat treatment process after the damage is formed on the back side, and the implanted ions are made of silicon, which does not have conductivity. , germanium, argon, hydrogen, helium, etc. Furthermore, the formation of this amorphous layer 31 is similar to that of the buried layer 2 of high concentration impurities.
It may be done either before or after the formation of 3.
以上説明したように本発明によれば、基板の背面側から
イオン注入し、熱処理により埋込み層を形成するように
しているため、デバイスを形成する基板表面側に損傷を
残すことなく、イオン注入により埋込み層を形成するこ
とができる。As explained above, according to the present invention, ions are implanted from the back side of the substrate and a buried layer is formed by heat treatment. A buried layer can be formed.
第１図は本発明実施例の製造工程断面図、第２図（ａ）
と（ｂ）は本発明の他の実施例の製造工程断面図、
第３図は本発明の他の実施例の断面図である。
図において、
１１、２１はシリコン基板、
１２は酸化シリコン膜（ＳｉＯ□膜）、１３、２３は埋
込み層、
２２は溝、
３１はアモルファス層。Figure 1 is a sectional view of the manufacturing process of an embodiment of the present invention, Figure 2 (a)
and (b) are sectional views of the manufacturing process of another embodiment of the invention, and FIG. 3 is a sectional view of another embodiment of the invention. In the figure, 11 and 21 are silicon substrates, 12 is a silicon oxide film (SiO□ film), 13 and 23 are buried layers, 22 is a groove, and 31 is an amorphous layer.
Claims (3)
と、 この基板（１１、２１）の背面側より表面に近い領域に
注入分布のピークを持つようイオン注入する工程と、 このイオンを熱処理により埋込み層（１３、２３）に形
成する工程とを有することを特徴とする半導体装置の製
造方法。(1) A step of forming the substrate (11, 21) to a desired thickness; A step of implanting ions so that the implantation distribution peaks in a region closer to the surface than the back side of the substrate (11, 21); A method for manufacturing a semiconductor device, comprising the step of forming ions in a buried layer (13, 23) by heat treatment.
１３、２３）を形成する領域の背面側をパターニングに
よりエッチングすることを特徴とする請求項１記載の製
造方法。(2) The step of forming the substrate to the desired thickness is the buried layer (
2. The manufacturing method according to claim 1, further comprising etching the back side of the region where the regions 13, 23) are to be formed by patterning.
ファス層（３１）に形成し基板面に近い領域に注入分布
のピークを持つようイオン注入することを特徴とする請
求項１記載の製造方法。(3) The manufacturing method according to claim 1, wherein in the step of implanting ions, an amorphous layer (31) is formed on the back side of the substrate, and the ions are implanted so that the peak of the implantation distribution is in a region close to the substrate surface. .
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225130A true JPH01225130A (en) | 1989-09-08 |
| JP2613074B2 JP2613074B2 (en) | 1997-05-21 |
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|---|---|
| JP (1) | JP2613074B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136149A (en) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | Method for manufacturing semiconductor device |
-
1988
- 1988-03-04 JP JP4965088A patent/JP2613074B2/en not_active Expired - Fee Related
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| JP2005136149A (en) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | Method for manufacturing semiconductor device |
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|---|---|
| JP2613074B2 (en) | 1997-05-21 |
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