JPH01220883A - 光電子集積回の製造方法 - Google Patents
光電子集積回の製造方法Info
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- JPH01220883A JPH01220883A JP4817088A JP4817088A JPH01220883A JP H01220883 A JPH01220883 A JP H01220883A JP 4817088 A JP4817088 A JP 4817088A JP 4817088 A JP4817088 A JP 4817088A JP H01220883 A JPH01220883 A JP H01220883A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は光電子集積回路に関し、なかでも半導体レーザ
を含む送信用光電子集積回路の製造方法に関する。
を含む送信用光電子集積回路の製造方法に関する。
（従来の技術）
光電子集積回路（以下０ＥＩＣと略記する）は光デバイ
スとその周辺電子回路を同一基板上に集積してなる。こ
の０ＥＩＣには、光デバイスと電子回路とを個別に形成
して両者を組み合わせた装置に比べて、光デバイスの多
機便化がはかれるだけでなく、集積化により装置の小型
化および高信頼化が図られ、また配線に起因する寄生容
量および寄生インダクタンスの低減による高速化ができ
る等の利点がある。中でも長波長帯ＩｎＰ系光デバイス
は光フアイバ通信に適合し、これを用いた０ＥＩＣは将
来の光ネツトワークシステムを支えるキーデバイスとし
て期待される。０ＥＩＣを製造する場合、光デバイスと
電子デバイスとでは層構造が異なるから、通常は各々の
層を基板上に形成し、メサ構造により素子分離を行なう
。
スとその周辺電子回路を同一基板上に集積してなる。こ
の０ＥＩＣには、光デバイスと電子回路とを個別に形成
して両者を組み合わせた装置に比べて、光デバイスの多
機便化がはかれるだけでなく、集積化により装置の小型
化および高信頼化が図られ、また配線に起因する寄生容
量および寄生インダクタンスの低減による高速化ができ
る等の利点がある。中でも長波長帯ＩｎＰ系光デバイス
は光フアイバ通信に適合し、これを用いた０ＥＩＣは将
来の光ネツトワークシステムを支えるキーデバイスとし
て期待される。０ＥＩＣを製造する場合、光デバイスと
電子デバイスとでは層構造が異なるから、通常は各々の
層を基板上に形成し、メサ構造により素子分離を行なう
。
（発明が解決しようとする課題）
光デバイスのなかでもレーザは層厚が５〜７Ｐｕｎもあ
り、しかもＩｎＰ系長波長帯のレーザは共振器が逆メサ
方向につくられており、レーザ層のメサエッチングに誘
電体マスクを用いる方法が従来から知られていた（昭和
６１年応用電子物性分科会研究報告Ｎｏ、 ４１４ ｐ
、 ３１参照）。しかし、誘電体マスクを用いると、メ
サの斜面は垂直に近く、しかもその段差は４〜５ｐｍに
もなるから、メサ形成後に行なわれる電極形成等のため
のフォトレジスト工程においてメサ肩部でのフォトレジ
ストの段切れによるパターン不良が起き易い。そこで、
従来の０ＥＩＣの製造方法には高い歩留りで製造できな
いという問題点があった。
り、しかもＩｎＰ系長波長帯のレーザは共振器が逆メサ
方向につくられており、レーザ層のメサエッチングに誘
電体マスクを用いる方法が従来から知られていた（昭和
６１年応用電子物性分科会研究報告Ｎｏ、 ４１４ ｐ
、 ３１参照）。しかし、誘電体マスクを用いると、メ
サの斜面は垂直に近く、しかもその段差は４〜５ｐｍに
もなるから、メサ形成後に行なわれる電極形成等のため
のフォトレジスト工程においてメサ肩部でのフォトレジ
ストの段切れによるパターン不良が起き易い。そこで、
従来の０ＥＩＣの製造方法には高い歩留りで製造できな
いという問題点があった。
そこで、本発明の目的は、このような課題を解決し、レ
ーザメサ肩部での段切れを起こさないで高い歩留りで０
ＥＩＣを製造できる方法を提供することにある。
ーザメサ肩部での段切れを起こさないで高い歩留りで０
ＥＩＣを製造できる方法を提供することにある。
（課題を解決するための手段）
前述の課題を解決するために本発明が提供する手段は、
ＩｎＰ及びＩｎＧａＡｓＰからなる半導体レーザを含む
光デバイスとこの光デバイス用の周辺電子回路とを１つ
の基板上に集積してなる光電子集積回路の製造方法であ
って、フォトレジストをマスクとして前記ＩｎＰ及びＩ
ｎＧａＡｓＰの半導体レーザ層にメサエッチングを施し
、このメサエッチングにおいて生じるサイドエツチング
により前記半導体レーザ層を３０°以下の緩斜面をもつ
順メサに加工する工程を含むことを特徴とする。
ＩｎＰ及びＩｎＧａＡｓＰからなる半導体レーザを含む
光デバイスとこの光デバイス用の周辺電子回路とを１つ
の基板上に集積してなる光電子集積回路の製造方法であ
って、フォトレジストをマスクとして前記ＩｎＰ及びＩ
ｎＧａＡｓＰの半導体レーザ層にメサエッチングを施し
、このメサエッチングにおいて生じるサイドエツチング
により前記半導体レーザ層を３０°以下の緩斜面をもつ
順メサに加工する工程を含むことを特徴とする。
（実施例）
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の０ＥＩＣの製作工程図であ
る０図に示すように、まず半絶縁性ＩｎＰよりなる基板
１上に層厚１−、キャリア濃度５×ＩＱ”ｃｍ−’のＩ
ｎｓ、ａｙＧａｅ、＋ｘＡＳａ、ｚ＊Ｐｏ、ｙ＋よりな
る電極コンタクト層２、その上にＩｎｓ、ｔｓＧａｓ、
ｘａＡＳｓ、ｓｓＰ、４４よりなる活性層ＩｎＰ埋め込
み層３、ｐ型Ｉｎ＊、ａｙＧａ＊ｌ５Ａ５＊、ｘ＊Ｐ＊
、ｔ＋キャブ層４を有する埋め込み型のレーザ層を形成
する（第１図（ａ））。
る０図に示すように、まず半絶縁性ＩｎＰよりなる基板
１上に層厚１−、キャリア濃度５×ＩＱ”ｃｍ−’のＩ
ｎｓ、ａｙＧａｅ、＋ｘＡＳａ、ｚ＊Ｐｏ、ｙ＋よりな
る電極コンタクト層２、その上にＩｎｓ、ｔｓＧａｓ、
ｘａＡＳｓ、ｓｓＰ、４４よりなる活性層ＩｎＰ埋め込
み層３、ｐ型Ｉｎ＊、ａｙＧａ＊ｌ５Ａ５＊、ｘ＊Ｐ＊
、ｔ＋キャブ層４を有する埋め込み型のレーザ層を形成
する（第１図（ａ））。
次に２０Ｐｕｎ幅のストライブにパターニングした第１
のフォトレジストマスク５を形成し、硫酸、過酸化水素
、水よりなる第１のエツチング液でキャップ層４を選択
エツチングし、このとき生じるキャップ層４の第１のフ
ォトレジストマスク５に対するサイドエツチングにより
、キャップ層４を約２５°の緩斜面をもつ順メサに加工
する（第１図（ｂ））。
のフォトレジストマスク５を形成し、硫酸、過酸化水素
、水よりなる第１のエツチング液でキャップ層４を選択
エツチングし、このとき生じるキャップ層４の第１のフ
ォトレジストマスク５に対するサイドエツチングにより
、キャップ層４を約２５°の緩斜面をもつ順メサに加工
する（第１図（ｂ））。
次に、幅４０）１ｍのストライブにパターニングした第
２のフォトレジストマスク６を形成し埋め込み層３を塩
酸、リン酸よりなる第２のエツチング液で選択エツチン
グし、キャップ層４の場合と同様に約２５°の緩斜面を
もつ順メサに加工する（第１図（ｃ））。
２のフォトレジストマスク６を形成し埋め込み層３を塩
酸、リン酸よりなる第２のエツチング液で選択エツチン
グし、キャップ層４の場合と同様に約２５°の緩斜面を
もつ順メサに加工する（第１図（ｃ））。
次に、幅８０−のストライブにパターニングした第３の
フォトレジストマスク７を形成し、電極コンタクト層２
を第１のエツチング液で選択エツチングして基板１を露
出させる。このときもキャップ層４の場合と同様に約２
５°の緩斜面をもつ順メサに加工する（第１図（ｄ））
。
フォトレジストマスク７を形成し、電極コンタクト層２
を第１のエツチング液で選択エツチングして基板１を露
出させる。このときもキャップ層４の場合と同様に約２
５°の緩斜面をもつ順メサに加工する（第１図（ｄ））
。
次にこのようにしてメサ加工されたレーザ層を５ｉ０＊
で覆い、基板１上にノンドープＧａＡｓよりなるバッフ
ァ層８をＱ、５７ａｍ１ キャリア濃度３ Ｘ １０”
ｃｔｒｉ−’のｎ型ＧａＡｓよりなる能動層９を０．３
とｍ順次に積層し、Ｓｉｎ、をマスクとしてレーザ層上
のＧａＡｓを第１のエツチング液で除去し、更にレーザ
の共振器方向に２００ＰｕｒＩ、垂直方向に１００７Ｊ
ｙｒ＋の長方形にパターニングした５ｉ０ｚをマスクと
して、リン酸、過酸化水素、水よりなる第３のエツチン
グ液により能動層９をエツチングし、ＦＥＴのメサ１０
を形成する（第１図（ｅ））。
で覆い、基板１上にノンドープＧａＡｓよりなるバッフ
ァ層８をＱ、５７ａｍ１ キャリア濃度３ Ｘ １０”
ｃｔｒｉ−’のｎ型ＧａＡｓよりなる能動層９を０．３
とｍ順次に積層し、Ｓｉｎ、をマスクとしてレーザ層上
のＧａＡｓを第１のエツチング液で除去し、更にレーザ
の共振器方向に２００ＰｕｒＩ、垂直方向に１００７Ｊ
ｙｒ＋の長方形にパターニングした５ｉ０ｚをマスクと
して、リン酸、過酸化水素、水よりなる第３のエツチン
グ液により能動層９をエツチングし、ＦＥＴのメサ１０
を形成する（第１図（ｅ））。
次にＳｉｎ、のパッシベーション膜１１を形ｂｔし、レ
ーザ及びＦＥＴのオーミック電極１２、ＦＥＴのゲート
電極１３、配線１４を形成し、０ＥＩＣが完成する（第
１図（ｆ’））。
ーザ及びＦＥＴのオーミック電極１２、ＦＥＴのゲート
電極１３、配線１４を形成し、０ＥＩＣが完成する（第
１図（ｆ’））。
以上に説明した実施例では、レーザ層が約２５゜の緩斜
面をもつ順メサに加工されているから、その後に行なわ
れる電極形成等の為のフォトレジスト塗布時に、レーザ
層のメサ肩部で、フォトレジストの段切れを起こさない
。そこで、本実施例の方法では、パターン不良が大幅に
減り、製造歩留りが大幅に向上する。尚、本発明を適用
する０ＥＩＣのレーザ構造は上記のものに限らずいかな
るものでもよい。
面をもつ順メサに加工されているから、その後に行なわ
れる電極形成等の為のフォトレジスト塗布時に、レーザ
層のメサ肩部で、フォトレジストの段切れを起こさない
。そこで、本実施例の方法では、パターン不良が大幅に
減り、製造歩留りが大幅に向上する。尚、本発明を適用
する０ＥＩＣのレーザ構造は上記のものに限らずいかな
るものでもよい。
（発明の効果）
以上に説明したように、本発明によれば、レーザ層のメ
サ肩部でのフォトレジストの段切れを起こさずにＩｎＰ
系長波長波長帯レーザむ０ＥＩＣを歩留り良く製造でき
る方法が提供できる。
サ肩部でのフォトレジストの段切れを起こさずにＩｎＰ
系長波長波長帯レーザむ０ＥＩＣを歩留り良く製造でき
る方法が提供できる。
第１図は本発明の一実施例である光電子集積回路製造方
法を示す工程図である。 図中、１は基板、２は電極コンタクト居、３は埋め込み
層、４はキャップ層、５は第１のフォトレジストマスク
、６は第２のフォトレジストマスク、７は第３のフォト
レジストマスク、８はバッファ層、９は能動層、１０は
ＦＥＴのメサ、１１はパッシベーション膜、１２はオー
ミック電極、１３はゲート電極、１４は配線である。
法を示す工程図である。 図中、１は基板、２は電極コンタクト居、３は埋め込み
層、４はキャップ層、５は第１のフォトレジストマスク
、６は第２のフォトレジストマスク、７は第３のフォト
レジストマスク、８はバッファ層、９は能動層、１０は
ＦＥＴのメサ、１１はパッシベーション膜、１２はオー
ミック電極、１３はゲート電極、１４は配線である。
Claims (1)
- ＩｎＰ及びＩｎＧａＡｓＰからなる半導体レーザを含
む光デバイスとこの光デバイス用の周辺電子回路とを１
つの基板上に集積してなる光電子集積回路の製造方法に
おいて、フォトレジストをマスクとして前記ＩｎＰ及び
ＩｎＧａＡｓＰの半導体レーザ層にメサエッチングを施
し、このメサエッチングにおいて生じるサイドエッチン
グにより前記半導体レーザ層を３０゜以下の緩斜面をも
つ順メサに加工する工程を含むことを特徴とする光電子
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4817088A JPH01220883A (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4817088A JPH01220883A (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220883A true JPH01220883A (ja) | 1989-09-04 |
Family
ID=12795921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4817088A Pending JPH01220883A (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028455A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 光半導体素子とその製造方法、及び、光伝送モジュール |
| JP2014038322A (ja) * | 2012-07-19 | 2014-02-27 | Sumitomo Electric Ind Ltd | 光半導体素子の製造方法 |
-
1988
- 1988-02-29 JP JP4817088A patent/JPH01220883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028455A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 光半導体素子とその製造方法、及び、光伝送モジュール |
| JP2014038322A (ja) * | 2012-07-19 | 2014-02-27 | Sumitomo Electric Ind Ltd | 光半導体素子の製造方法 |
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