JPH01218215A - 位相同期発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１位相同期発振回路に係り、特に磁気ディスク
記憶装置等に使用される位相同期発振回路に関する。

［従来の技術］ 一般に磁気ディスク記憶装置等の記憶装置は、記録媒体
から読み出したシリアルデータを元のデータに復調する
ために、該シリアルデータの位相同期をとる位相同期発
振回路が使用されている。

この従来技術による位相同期発振回路（Ｐ　Ｌ　Ｌ）を
第３図に示し、その動作を第４図のタイムチャートを用
いて説明する。

まず、従来技術による位相同期発振回路は、第３図に示
す如く、記憶装置の動作モード（サーボモード、リード
モード）によりオンまたはオフレベルに変位する５ＥＲ
ＶＯＭＯＤＥ　（サーボモーＦ）　（１号５１１．：よ
ッテ、５ＥＲＶＯＰＵＬＳＥ（サーボパルス）信号５３
又はＲＥＡＤ　　ＰＵＬＳＥ（リードパルス）信号５４
を選択的に信号３６として出力する入力切換回路１６と
、該信号３６の立ち上がりによりセットされてラッチ信
号３１を立ち上げるデータラッチ回路１１と、前記信号
３６により基準時開帳のパルス信号３２を発生する単安
定マルチバイブレータ１２と、これら信号３１及び３２
を入力とし、これらの信号の位相差を、ＨＩＧＨＧＡＩ
Ｎ（ハイゲイン）信号５２により指示されるゲインに応
じた利得制御を行って出力するパルス−制御電圧変換器
及びループフィルタ１３と、該変換器及びループフィル
タ１３の出力電圧３３を制御電圧として出力周波数が制
御される電圧制御発振器（ＶＯＣ）１４と、該電圧制御
発振器１４の出力信号３４を微分してその出力信号３５
をデータラッチ回路１１のリセット端子に接続する微分
回路１５とを備える。

この様に構成された位相同期発振回路は、第４図に示す
如く、まず５ＥＲＶＯ’　　ＭＯＤＥ　（サーボモード
）信号５１がオン状態のとき、Ｓ　Ｅ　ＲＶＯＰＵＬＳ
Ｅ　（サーボパルス）信号５３を切換回路１６を介して
出力し、データラッチ回路１１及び単安定マルチバイブ
レータ１２を駆動することにより。

サーボ信号に応じた位相同期を行う。

次に、５ＥＲＶＯＭＯＤＥ　（サーボモード）信号５１
がオフ状態になると、位相同期発振回路は。

ＲＥＡＤ　　ＰＵＬＳＥ　（リードパルス）信号５４を
切換回路１６を介して出力し、データラッチ回路１１及
び単安定マルチバイブレータ１２を駆動し、パルス−制
御電圧変換器及びループフィルタ１３は、これらラッチ
回路１１及びマルチバイブレータ１２の出力信号３１及
び３２を基に、これらの比較信号の位相差をＨＩＧＨ０
ＡＩＮ　（ハイゲイン）信号５２に応じたｖＣｏ制御電
圧３３を出力する。ＨＩＧＨＯＡＩＮ（ハイゲイン）信
号５２は、ハイの場合に位相差電流値を数倍乃至２０倍
に利得増加させるものであり、この制御電圧３３を入力
した電圧制御発振器（ＶＯＣ）１４が入力信号に対応し
た周波数で発振を行うことにより、データ信号に応じた
位相同期が行われる。即ち、電圧制御発振器１４の出力
信号３４は、ＲＥＡＤ　　ＰＵＬＳＥ信号（リードパル
ス）５４と同期される。

尚、この種の装置として関連するものとしては、例えば
特開昭６１−２５８３６８号公報が挙げられる。

【発明が解決しようとする課題〕

前記従来技術による位相同期発振回路は、第４図中符号
ａで示した時点で同期外れを起こす場合がある。以下、
これを第４図中符号ａの近傍を拡大した第５図を用いて
説明する。

第５図に示す５ＥＲｖＯＭＯＤＥ（サーボモード）信号
５１がオンとなるタイミングが５ＥＲＶＯＰＵＬＳＥ　
（サーボパルス）５３の立ち上がりの途中で発生した場
合、切換回路１６を介して出力される出力信号３６は、
−売口のパルス信号の前縁が切り落とされたパルスｂと
なってしまい、パルス−制御電圧変換器及びループフィ
ルタ１３で比較される信号３１および３２の位相が大き
くずれた状態でハイゲインになるため、変換器及びルー
プフィルタ１３の出力電圧３３が大きく変動して、切り
替え直後のデータ引き込み動作の失敗を招くと言う問題
点がある。

本発明の目的は、前記従来装置の問題点を除去すること
であり、入力信号の切換時に同期外れを招く事のない位
相同期発振回路を提供することである。

ＣＲＭを解決するための手段〕 前記目的を達成するために本発明は、ラッチ回路及び単
安定回路からなる位相比較回路と、該位相比較回路に接
続さ九たループフィルタと、該ループフィルタの出力信
号により発振周波数が制御される発振回路と、前記位相
比較回路の入力信号を選択的に切り替える入力切換回路
とを備え、該入力切換回路が、所定の入力信号（例えば
リードパルス）から他の入力信号（例えばサーボパルス
）に切り替える時及び信号無入力状態から入力状態に切
り替える時に、ループフィルタの利得を増加させる位相
同期発振回路において、前記入力切換回路の切り替え時
のループフィルタの利得増加を所定時間遅延する遅延回
路を設けた。

〔作用〕

前記遅延回路が、入力切換回路の所定の入力信号（例え
ばリードパルス）から他の入力信号（例えばサーボパル
ス）に切り替える時及び信号無入力状態から入力状態に
切り替える時に、ループフィルタの利得増加を所定時間
遅延することにより。

前記切り替え時に発生する位相ずれがあるパルスの通過
後に利得が増加される。

従って、本発明による位相同期発振回路は、前記切り替
え時の位相比較の利得を低く抑えることにより、信号の
確実な入力を行うことが出来る。

〔実施例〕

以下１本発明による位相同期発振回路の一実施例を図面
を用いて詳細に説明する。

第１図は、本発明による位相同期発振回路の一実施例を
示す図であり、第２図は、第１図に示す回路の動作タイ
ムチャートを示す図である。

まず、本実施例による位相同期発振回路は、第１１ｇ＋
、：、示すごとく、５ＥＲＶＯＭＯＤＥ　（サーボモー
ド）′信号５１ニよって、５ＥＲｖｏ　ＰＵＬＳＥ（サ
ーボパルス）信号５３又はＲＥＡＤ　　ＰＵＬＳＥ　（
リードパルス）信号５４を選択的に信号３６として出力
する入力切換回路１６と、該信号３６を入力とするデー
タラッチ回路１１及び単安定マルチバイブレータ１２と
、これら回路の出力信号３１及び３２を入力とし、これ
らの信号の位相差をＨＩＧＨＧＡＩＮ（ハイゲイン）信
号５２により指示されるゲインに応じた利得制御を行っ
て出力するパルス−制御電圧変換器及びループフィルタ
１３と、該変換器及びループフィルタ１３に前記ＨＩＧ
ＨＧＡＩＮ（ハイゲイン）信号５２を遅延して与える遅
延回路１７と、出力電圧３３を制御電圧として出力周波
数が制御される電圧制御発振器（ＶＯＣ）１４と。

該電圧制御発振器１４の出力信号３４を微分してその出
力信号３５をデータラッチ回路１１のリセット端子に入
力する微分回路１５とを備える。また、前記遅延回路１
７は、ＨＩＧＨ０ＡＩＮ　（ハイゲイン）信号５２を、
約ビット時間分遅延させてパルス−制御電圧変換器及び
ループフィルタ１３に供給するものである。

さて、この様に構成されて位相同期発振回路は、第２図
に示す如＜、５ＥＲＶＯＭＯＤＥ　（サーボモード）信
号５１がオフ状態Ａからオン状態Ｂに移行した場合、位
相同期発振回路は、切換回路１６を介して出力されるＲ
ＥＡＤ　　ＰＵＬＳＥ　（リードパルス）信号５４をデ
ータラッチ回路１１及び単安定マルチバイブレータ１２
に入力し、これら回路の出力信号３１及び３２をパルス
−制御電圧変換器及びループフィルタ１３に印加する。

この変換器及びループフィルタ１３に印加される信号３
１及び３２は、前記同様に位相がずれたものであるが、
この時の前記フィルタ１３の利得は、前記遅延回路１７
によりＨＩＧＨＧＡＩＮ　（ハイゲイン）信号５２が約
２ビット時間分遅延されて比較的低い利得のため、多少
の制御電圧３３の変動はあるものの、制御電圧３３の変
化は比較的小さく抑えることができる。即ち、本実施例
におイテは、５ＥＲＶＯＭＯＤＥ（サーボモード）信号
５１への切り替え直後の入力パルスに対してはパルス−
制御電圧変換器及びループフィルタ１３の利得を上げな
いことにより、確実に入力信号を引き込むことが出来る
。

この後、ＨＩＧＨＧＡＩＮ　（ハイゲイン）信号５２が
印加されて状態Ｃになると、前記変換器及びループフィ
ルタ１３の利得が大きくなり急速な引き込み動作が行わ
れる。

この様に１本実施例によれば、入力信号の切り替え直後
の入力パルスに対しては、ループの利得変化を抑えるこ
とにより、電圧制御発振器（ＶＯＣ）１４に対する制御
電圧の乱れを防止して、安定的な信号の引き込みを行う
事ができる。

尚、本実施例においては、サーボモード信号５１がオン
となるタイミングがサーボパルス５３の立ち上がりの途
中で発生した場合に出力信号３６の前縁が切り落とされ
ることにより１位相が大きくずれる例に適用する旨を示
したが本発明はこれに限られるものではなく１例えば、
信号の無入力状態から入力状態に移行する場合にも前記
信号の前縁が切り落とされることがあるため、この初期
状態にも適用することができる。

〔発明の効果］ 以上述べた如く本発明によれば、無入力状態から信号を
入力した場合、又は入力信号を切り替えた場合、位相比
較の利得を低く抑えることにより。

信号の確実な入力を行うことが出来る。

【図面の簡単な説明】

第１図は本発明による位相同期発振回路の一実施例を示
す図、第２図は第１図面の簡単な説明するためのフロー
チャート、第３図は従来技術による位相同期発振回路を
示す図、第４図及び第５図は従来回路の動作を説明する
ためのフローチャートである。 １１・・・データラッチ回路、１２・・・マルチバイブ
レータ、１３・・・パルス−制御電圧変換器及びループ
フィルタ、１４・・・電圧制御発振器（ＶＯＣ）、１５
・・・微分回路、１６・・・入力切換回路、１７・・・
遅延回路。

Claims (1)

【特許請求の範囲】
1. １、ラッチ回路及び単安定回路からなる位相比較回路と
   、該位相比較回路に接続されたループフィルタと、該ル
   ープフィルタの出力信号により発振周波数が制御される
   発振回路と、前記位相比較回路の入力信号を選択的に切
   り替える入力切換回路とを備え、該入力切換回路が、所
   定の入力信号から他の入力信号に切り替える時及び信号
   無入力状態から入力状態に切り替える時に、ループフィ
   ルタの利得を増加させる位相同期発振回路において、前
   記入力切換回路の切り替え時のループフィルタの利得増
   加を所定時間遅延する遅延回路を設けたことを特徴とす
   る位相同期発振回路。