JP3086743B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3086743B2 JP3086743B2 JP04045226A JP4522692A JP3086743B2 JP 3086743 B2 JP3086743 B2 JP 3086743B2 JP 04045226 A JP04045226 A JP 04045226A JP 4522692 A JP4522692 A JP 4522692A JP 3086743 B2 JP3086743 B2 JP 3086743B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- signal processing
- analog signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、アナログ信号をスイ
ッチト・キャパシタ・フィルタにてフィルタリングする
半導体装置に関するものである。
ッチト・キャパシタ・フィルタにてフィルタリングする
半導体装置に関するものである。
【０００２】
【従来の技術】スイッチト・キャパシタ・フィルタは、
そのフィルタ特性が容量値の比とクロック周波数だけで
決定されるので、集積回路化してもばらつきが少なく、
量産に適したフィルタ回路である。
そのフィルタ特性が容量値の比とクロック周波数だけで
決定されるので、集積回路化してもばらつきが少なく、
量産に適したフィルタ回路である。
【０００３】図３は、スイッチト・キャパシタ・フィル
タを用いてアナログ信号をフィルタリングする従来の半
導体装置の構成図である。図において、１はクロック発
生回路、２はクロック発生回路１の出力を入力とする分
周回路(1) 、１０はクロック発生回路１および分周回路
(1) ２からなるクロック源、７はクロック発生回路１の
出力を入力とする分周回路(3) 、４は分周回路(3) ７の
出力を信号処理制御入力として、この分周回路(3) ７の
出力に同期したタイミングでアナログ信号の処理結果を
出力するアナログ信号処理回路、５はアナログ信号処理
回路４の出力を入力とし分周回路(1) ２の出力をスイッ
チの駆動源とするスイッチト・キャパシタ・フィルタで
あり、以上の各構成要素が同一半導体基板上に搭載され
ている。
タを用いてアナログ信号をフィルタリングする従来の半
導体装置の構成図である。図において、１はクロック発
生回路、２はクロック発生回路１の出力を入力とする分
周回路(1) 、１０はクロック発生回路１および分周回路
(1) ２からなるクロック源、７はクロック発生回路１の
出力を入力とする分周回路(3) 、４は分周回路(3) ７の
出力を信号処理制御入力として、この分周回路(3) ７の
出力に同期したタイミングでアナログ信号の処理結果を
出力するアナログ信号処理回路、５はアナログ信号処理
回路４の出力を入力とし分周回路(1) ２の出力をスイッ
チの駆動源とするスイッチト・キャパシタ・フィルタで
あり、以上の各構成要素が同一半導体基板上に搭載され
ている。
【０００４】次に動作について図３，図４を用いて説明
する。クロック発生回路１の出力信号ｃｋ１を入力と
し、分周回路(1) ２はクロック信号ｃｋ２を、分周回路
(3) ７はクロック信号ｃｋ５をそれぞれ出力する。アナ
ログ信号処理回路４は入力信号を処理して得たアナログ
信号ＡＳ２を、信号処理制御入力であるクロック信号ｃ
ｋ５に同期して出力する。スイッチト・キャパシタ・フ
ィルタ５はクロック信号ｃｋ２をスイッチの駆動源とし
てアナログ信号ＡＳ２をフィルタリングし、出力信号を
出力する。
する。クロック発生回路１の出力信号ｃｋ１を入力と
し、分周回路(1) ２はクロック信号ｃｋ２を、分周回路
(3) ７はクロック信号ｃｋ５をそれぞれ出力する。アナ
ログ信号処理回路４は入力信号を処理して得たアナログ
信号ＡＳ２を、信号処理制御入力であるクロック信号ｃ
ｋ５に同期して出力する。スイッチト・キャパシタ・フ
ィルタ５はクロック信号ｃｋ２をスイッチの駆動源とし
てアナログ信号ＡＳ２をフィルタリングし、出力信号を
出力する。
【０００５】この構成ではクロック信号ｃｋ１に対する
クロック信号ｃｋ５の分周比が、クロック信号ｃｋ１に
対するクロック信号ｃｋ２の分周比の整数倍になってい
ない場合があり、かつ、クロック信号ｃｋ２とクロック
信号ｃｋ５の変化のタイミングが一意的に定まらない。
従って、アナログ信号処理回路４の出力信号ＡＳ２がク
ロック信号ｃｋ５に同期して変化するタイミングを、ス
イッチト・キャパシタ・フィルタ５が入力として取り込
んでしまう場合が発生する。
クロック信号ｃｋ５の分周比が、クロック信号ｃｋ１に
対するクロック信号ｃｋ２の分周比の整数倍になってい
ない場合があり、かつ、クロック信号ｃｋ２とクロック
信号ｃｋ５の変化のタイミングが一意的に定まらない。
従って、アナログ信号処理回路４の出力信号ＡＳ２がク
ロック信号ｃｋ５に同期して変化するタイミングを、ス
イッチト・キャパシタ・フィルタ５が入力として取り込
んでしまう場合が発生する。
【０００６】図４はアナログ信号処理回路４がＡＭ変調
回路の場合の各信号の関係を示したもので、点ｂ及び点
ｃが変調信号ＡＳ２の極性反転の切替時をスイッチト・
キャパシタ・フィルタ５が取り込んでしまうタイミング
である。
回路の場合の各信号の関係を示したもので、点ｂ及び点
ｃが変調信号ＡＳ２の極性反転の切替時をスイッチト・
キャパシタ・フィルタ５が取り込んでしまうタイミング
である。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、クロック信号ｃｋ２とｃｋ
５の変化のタイミングによってはスイッチト・キャパシ
タ・フィルタ５が、アナログ信号処理回路４の出力アナ
ログ信号ＡＳ２がクロック信号ｃｋ５に同期して変化す
るタイミングで、入力を取り込む場合があり、これに起
因して新しい不要な周波数成分が出力信号に発生してし
まうという問題があった。
上のように構成されており、クロック信号ｃｋ２とｃｋ
５の変化のタイミングによってはスイッチト・キャパシ
タ・フィルタ５が、アナログ信号処理回路４の出力アナ
ログ信号ＡＳ２がクロック信号ｃｋ５に同期して変化す
るタイミングで、入力を取り込む場合があり、これに起
因して新しい不要な周波数成分が出力信号に発生してし
まうという問題があった。
【０００８】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、スイッチト・キ
ャパシタ・フィルタの出力信号に、不要な周波数成分が
発生しない半導体装置を得ることを目的としている。
題点を解消するためになされたもので、スイッチト・キ
ャパシタ・フィルタの出力信号に、不要な周波数成分が
発生しない半導体装置を得ることを目的としている。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、クロック信号を発生するクロック源と、該クロッ
ク源の出力を、整数倍の分周比により分周する分周回路
と、信号処理すべきアナログ信号が入力されるととも
に、上記分周回路の出力を信号処理制御入力とし、該分
周回路の出力に同期したタイミングで該アナログ信号の
処理結果を出力するアナログ信号処理回路と、上記クロ
ック源の出力をスイッチの駆動源として、該アナログ信
号処理回路の出力を入力とし、該入力信号のフィルタリ
ングを行うスイッチト・キャパシタ・フィルタと、上記
分周回路の出力と上記アナログ信号処理回路の信号処理
制御入力との間、または、上記クロック源の出力と上記
スイッチト・キャパシタ・フィルタのスイッチ駆動制御
入力との間に挿入され、上記アナログ信号処理回路の出
力タイミングと上記スイッチト・キャパシタ・フィルタ
の入力タイミングを常にずらせるべく、上記分周回路の
出力、または、上記クロック源の出力に対し、所定時間
の遅延を行なう遅延回路とを備えることにより、アナロ
グ信号処理回路の信号処理制御の信号の分周比を、スイ
ッチト・キャパシタ・フィルタのスイッチ駆動源の信号
の分周比の整数倍とし、かつ、アナログ信号処理回路の
信号処理制御の信号あるいはスイッチト・キャパシタ・
フィルタのスイッチ駆動源の信号のいずれか一方を遅延
回路により一定時間ずらすことにより、両信号の変化の
タイミングが常にずれるように構成したものである。
置は、クロック信号を発生するクロック源と、該クロッ
ク源の出力を、整数倍の分周比により分周する分周回路
と、信号処理すべきアナログ信号が入力されるととも
に、上記分周回路の出力を信号処理制御入力とし、該分
周回路の出力に同期したタイミングで該アナログ信号の
処理結果を出力するアナログ信号処理回路と、上記クロ
ック源の出力をスイッチの駆動源として、該アナログ信
号処理回路の出力を入力とし、該入力信号のフィルタリ
ングを行うスイッチト・キャパシタ・フィルタと、上記
分周回路の出力と上記アナログ信号処理回路の信号処理
制御入力との間、または、上記クロック源の出力と上記
スイッチト・キャパシタ・フィルタのスイッチ駆動制御
入力との間に挿入され、上記アナログ信号処理回路の出
力タイミングと上記スイッチト・キャパシタ・フィルタ
の入力タイミングを常にずらせるべく、上記分周回路の
出力、または、上記クロック源の出力に対し、所定時間
の遅延を行なう遅延回路とを備えることにより、アナロ
グ信号処理回路の信号処理制御の信号の分周比を、スイ
ッチト・キャパシタ・フィルタのスイッチ駆動源の信号
の分周比の整数倍とし、かつ、アナログ信号処理回路の
信号処理制御の信号あるいはスイッチト・キャパシタ・
フィルタのスイッチ駆動源の信号のいずれか一方を遅延
回路により一定時間ずらすことにより、両信号の変化の
タイミングが常にずれるように構成したものである。
【００１０】
【作用】この発明における半導体装置においては、アナ
ログ信号処理回路の信号処理制御の信号とスイッチト・
キャパシタ・フィルタのスイッチ駆動源の信号のタイミ
ングが常にずれているので、信号制御入力の変化に同期
したアナログ信号処理回路の出力信号変化のタイミング
で、スイッチト・キャパシタ・フィルタが入力を取り込
まない。
ログ信号処理回路の信号処理制御の信号とスイッチト・
キャパシタ・フィルタのスイッチ駆動源の信号のタイミ
ングが常にずれているので、信号制御入力の変化に同期
したアナログ信号処理回路の出力信号変化のタイミング
で、スイッチト・キャパシタ・フィルタが入力を取り込
まない。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置を示
す。図１において、１はクロック発生回路、２はクロッ
ク発生回路１の出力を入力とする分周回路(1) 、１０は
クロック発生回路１および分周回路(1) ２からなるクロ
ック源、３は分周回路(1) ２の出力を入力とする分周回
路(2) 、６は分周回路(2) ３の出力を遅延する遅延回
路、４は遅延回路６の出力を信号処理制御入力として、
この遅延回路６の出力に同期したタイミングでアナログ
信号の処理結果を出力するアナログ信号処理回路、５は
アナログ信号処理回路４の出力を入力とし分周回路(1)
２の出力をスイッチの駆動源とするスイッチト・キャパ
シタ・フィルタである。
する。図１はこの発明の一実施例による半導体装置を示
す。図１において、１はクロック発生回路、２はクロッ
ク発生回路１の出力を入力とする分周回路(1) 、１０は
クロック発生回路１および分周回路(1) ２からなるクロ
ック源、３は分周回路(1) ２の出力を入力とする分周回
路(2) 、６は分周回路(2) ３の出力を遅延する遅延回
路、４は遅延回路６の出力を信号処理制御入力として、
この遅延回路６の出力に同期したタイミングでアナログ
信号の処理結果を出力するアナログ信号処理回路、５は
アナログ信号処理回路４の出力を入力とし分周回路(1)
２の出力をスイッチの駆動源とするスイッチト・キャパ
シタ・フィルタである。
【００１２】この実施例では、分周回路(2) ３の入力を
分周回路(1) ２の出力からとり、分周回路(2) ３の分周
比を整数倍とし、さらに分周回路(2) ３の出力とアナロ
グ信号処理回路４の信号処理制御入力との間に遅延回路
６を挿入している。この遅延回路６は、その出力信号ｃ
ｋ４のエッジが分周回路(1) ２の出力クロック信号ｃｋ
２のアクティブの期間（エッジに相当する時間も含む）
に入らないように、分周回路(2) ３の出力信号ｃｋ３を
一定時間遅延する。なお、これ以外の構成は従来例を示
す図３と同じである。
分周回路(1) ２の出力からとり、分周回路(2) ３の分周
比を整数倍とし、さらに分周回路(2) ３の出力とアナロ
グ信号処理回路４の信号処理制御入力との間に遅延回路
６を挿入している。この遅延回路６は、その出力信号ｃ
ｋ４のエッジが分周回路(1) ２の出力クロック信号ｃｋ
２のアクティブの期間（エッジに相当する時間も含む）
に入らないように、分周回路(2) ３の出力信号ｃｋ３を
一定時間遅延する。なお、これ以外の構成は従来例を示
す図３と同じである。
【００１３】次に動作について説明する。クロック発生
回路１の出力信号ｃｋ１を入力として、分周回路(1) ２
は信号ｃｋ２を出力する。信号ｃｋ２を入力として分周
回路(2) ３は信号ｃｋ３を出力する。このことにより、
信号ｃｋ１に対する信号ｃｋ３の分周比は、信号ｃｋ２
の分周比の整数倍となる。また、遅延回路６は信号ｃｋ
３を入力としてこれを一定時間ずらせた信号ｃｋ４を出
力し、アナログ信号処理回路４は信号ｃｋ４を信号処理
制御の入力として、入力信号を処理し信号ＡＳ１を出力
する。信号ＡＳ１を入力として、スイッチト・キャパシ
タ・フィルタ５はｃｋ２をスイッチの駆動源として受け
出力信号を出す。
回路１の出力信号ｃｋ１を入力として、分周回路(1) ２
は信号ｃｋ２を出力する。信号ｃｋ２を入力として分周
回路(2) ３は信号ｃｋ３を出力する。このことにより、
信号ｃｋ１に対する信号ｃｋ３の分周比は、信号ｃｋ２
の分周比の整数倍となる。また、遅延回路６は信号ｃｋ
３を入力としてこれを一定時間ずらせた信号ｃｋ４を出
力し、アナログ信号処理回路４は信号ｃｋ４を信号処理
制御の入力として、入力信号を処理し信号ＡＳ１を出力
する。信号ＡＳ１を入力として、スイッチト・キャパシ
タ・フィルタ５はｃｋ２をスイッチの駆動源として受け
出力信号を出す。
【００１４】その結果、信号ｃｋ１に対する信号ｃｋ４
の分周比が信号ｃｋ２の分周比の整数倍で、かつ一定時
間ずれることとなる。
の分周比が信号ｃｋ２の分周比の整数倍で、かつ一定時
間ずれることとなる。
【００１５】図２は例えばアナログ信号処理回路４がＡ
Ｍ変調回路の場合の各信号の関係を示すもので、この図
２から、本実施例では、ＡＭ変調回路の出力ＡＳ１の極
性反転の切替をスイッチト・キャパシタ・フィルタ５が
取込むタイミングはなくなることがわかる。
Ｍ変調回路の場合の各信号の関係を示すもので、この図
２から、本実施例では、ＡＭ変調回路の出力ＡＳ１の極
性反転の切替をスイッチト・キャパシタ・フィルタ５が
取込むタイミングはなくなることがわかる。
【００１６】また、上記実施例では、遅延回路を分周回
路(2) ３の出力とアナログ信号処理回路４の信号処理制
御入力との間に挿入したが、代わりに分周回路(1) ２の
出力とスイッチト・キャパシタ・フィルタ５のスイッチ
駆動入力との間に挿入してもよく、上記実施例と同様の
効果が得られる。
路(2) ３の出力とアナログ信号処理回路４の信号処理制
御入力との間に挿入したが、代わりに分周回路(1) ２の
出力とスイッチト・キャパシタ・フィルタ５のスイッチ
駆動入力との間に挿入してもよく、上記実施例と同様の
効果が得られる。
【００１７】図５は本発明の他の実施例を示すもので、
この実施例では上述のように分周回路(1) ２の出力とス
イッチト・キャパシタ・フィルタ５のスイッチ駆動入力
との間に遅延回路８を挿入している。この遅延回路８
は、その出力信号ｃｋ６のエッジが分周回路(2) ３の出
力クロック信号ｃｋ３のアクティブの期間（エッジに相
当する時間も含む）に入らないように、分周回路(1) ２
の出力信号ｃｋ２を一定時間遅延する。なお、これ以外
の構成は本発明の一実施例を示す図１と同じである。
この実施例では上述のように分周回路(1) ２の出力とス
イッチト・キャパシタ・フィルタ５のスイッチ駆動入力
との間に遅延回路８を挿入している。この遅延回路８
は、その出力信号ｃｋ６のエッジが分周回路(2) ３の出
力クロック信号ｃｋ３のアクティブの期間（エッジに相
当する時間も含む）に入らないように、分周回路(1) ２
の出力信号ｃｋ２を一定時間遅延する。なお、これ以外
の構成は本発明の一実施例を示す図１と同じである。
【００１８】次に動作について説明する。クロック発生
回路１の出力信号ｃｋ１を入力として、分周回路(1) ２
は信号ｃｋ２を出力する。信号ｃｋ２を入力として分周
回路(2) ３は信号ｃｋ３を出力する。このことにより、
信号ｃｋ１に対する信号ｃｋ３の分周比は、信号ｃｋ２
の分周比の整数倍となる。また、遅延回路８は信号ｃｋ
３２を入力としてこれを一定時間ずらせた信号ｃｋ６を
出力し、アナログ信号処理回路４は信号ｃｋ３を信号処
理制御の入力として、入力信号を処理し信号ＡＳ３を出
力する。信号ＡＳ３を入力として、スイッチト・キャパ
シタ・フィルタ５はｃｋ６をスイッチの駆動源として受
け出力信号を出す。
回路１の出力信号ｃｋ１を入力として、分周回路(1) ２
は信号ｃｋ２を出力する。信号ｃｋ２を入力として分周
回路(2) ３は信号ｃｋ３を出力する。このことにより、
信号ｃｋ１に対する信号ｃｋ３の分周比は、信号ｃｋ２
の分周比の整数倍となる。また、遅延回路８は信号ｃｋ
３２を入力としてこれを一定時間ずらせた信号ｃｋ６を
出力し、アナログ信号処理回路４は信号ｃｋ３を信号処
理制御の入力として、入力信号を処理し信号ＡＳ３を出
力する。信号ＡＳ３を入力として、スイッチト・キャパ
シタ・フィルタ５はｃｋ６をスイッチの駆動源として受
け出力信号を出す。
【００１９】その結果、信号ｃｋ１に対する信号ｃｋ３
の分周比が信号ｃｋ２の分周比の整数倍で、かつ信号ｃ
ｋ６は信号ｃｋ２に対し一定時間ずれることとなる。
の分周比が信号ｃｋ２の分周比の整数倍で、かつ信号ｃ
ｋ６は信号ｃｋ２に対し一定時間ずれることとなる。
【００２０】図６は例えばアナログ信号処理回路４がＡ
Ｍ変調回路の場合の各信号の関係を示すもので、この図
６から、本実施例では、ＡＭ変調回路の出力ＡＳ３の極
性反転の切替をスイッチト・キャパシタ・フィルタ５が
取込むタイミングはなくなることがわかる。
Ｍ変調回路の場合の各信号の関係を示すもので、この図
６から、本実施例では、ＡＭ変調回路の出力ＡＳ３の極
性反転の切替をスイッチト・キャパシタ・フィルタ５が
取込むタイミングはなくなることがわかる。
【００２１】なお、上記各実施例では、アナログ信号処
理回路４がＡＭ変調回路の場合について説明したが、例
えば、ＤＡ変換回路の出力信号等、理想的には信号を時
間零で切り替える回路に適用してもよく、上記実施例と
同様の効果が得られる。
理回路４がＡＭ変調回路の場合について説明したが、例
えば、ＤＡ変換回路の出力信号等、理想的には信号を時
間零で切り替える回路に適用してもよく、上記実施例と
同様の効果が得られる。
【００２２】また、上記各実施例では、クロック発生回
路の場合について述べたが、水晶振動子を用いた水晶発
振回路や外部クロックを用いる外部クロック伝達回路で
あってもよく、上記実施例と同様の効果を得ることがで
きる。
路の場合について述べたが、水晶振動子を用いた水晶発
振回路や外部クロックを用いる外部クロック伝達回路で
あってもよく、上記実施例と同様の効果を得ることがで
きる。
【００２３】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、クロック信号を発生するクロック源と、該
クロック源の出力を、整数倍の分周比により分周する分
周回路と、信号処理すべきアナログ信号が入力されると
ともに、上記分周回路の出力を信号処理制御入力とし、
該分周回路の出力に同期したタイミングで該アナログ信
号の処理結果を出力するアナログ信号処理回路と、上記
クロック源の出力をスイッチの駆動源として、該アナロ
グ信号処理回路の出力を入力とし、該入力信号のフィル
タリングを行うスイッチト・キャパシタ・フィルタと、
上記分周回路の出力と上記アナログ信号処理回路の信号
処理制御入力との間、または、上記クロック源の出力と
上記スイッチト・キャパシタ・フィルタのスイッチ駆動
制御入力との間に挿入され、上記アナログ信号処理回路
の出力タイミングと上記スイッチト・キャパシタ・フィ
ルタの入力タイミングを常にずらせるべく、上記分周回
路の出力、または、上記クロック源の出力に対し、所定
時間の遅延を行なう遅延回路とを備えることにより、ア
ナログ信号処理回路の信号処理制御のクロック信号を、
スイッチト・キャパシタ・フィルタのスイッチ駆動源と
なるクロック信号を整数倍の分周比により分周してつく
り、かつ、アナログ信号処理回路の信号処理制御のクロ
ック信号またはスイッチト・キャパシタ・フィルタのス
イッチ駆動源となるクロック信号のいずれか一方を遅延
回路により遅延させることにより、クロック源の出力と
分周回路の出力との変化のタイミングを常にずらせるよ
うにしたので、スイッチト・キャパシタ・フィルタが、
アナログ信号処理回路の処理制御入力の変化に起因する
信号変化を取り込まないようにでき、スイッチト・キャ
パシタ・フィルタの出力信号に、不要な周波数成分が生
じないようにできる効果がある。
置によれば、クロック信号を発生するクロック源と、該
クロック源の出力を、整数倍の分周比により分周する分
周回路と、信号処理すべきアナログ信号が入力されると
ともに、上記分周回路の出力を信号処理制御入力とし、
該分周回路の出力に同期したタイミングで該アナログ信
号の処理結果を出力するアナログ信号処理回路と、上記
クロック源の出力をスイッチの駆動源として、該アナロ
グ信号処理回路の出力を入力とし、該入力信号のフィル
タリングを行うスイッチト・キャパシタ・フィルタと、
上記分周回路の出力と上記アナログ信号処理回路の信号
処理制御入力との間、または、上記クロック源の出力と
上記スイッチト・キャパシタ・フィルタのスイッチ駆動
制御入力との間に挿入され、上記アナログ信号処理回路
の出力タイミングと上記スイッチト・キャパシタ・フィ
ルタの入力タイミングを常にずらせるべく、上記分周回
路の出力、または、上記クロック源の出力に対し、所定
時間の遅延を行なう遅延回路とを備えることにより、ア
ナログ信号処理回路の信号処理制御のクロック信号を、
スイッチト・キャパシタ・フィルタのスイッチ駆動源と
なるクロック信号を整数倍の分周比により分周してつく
り、かつ、アナログ信号処理回路の信号処理制御のクロ
ック信号またはスイッチト・キャパシタ・フィルタのス
イッチ駆動源となるクロック信号のいずれか一方を遅延
回路により遅延させることにより、クロック源の出力と
分周回路の出力との変化のタイミングを常にずらせるよ
うにしたので、スイッチト・キャパシタ・フィルタが、
アナログ信号処理回路の処理制御入力の変化に起因する
信号変化を取り込まないようにでき、スイッチト・キャ
パシタ・フィルタの出力信号に、不要な周波数成分が生
じないようにできる効果がある。
【図１】本発明の一実施例による半導体装置を示すブロ
ック図である。
ック図である。
【図２】同回路の動作を示すタイミング波形図である。
【図３】従来の半導体装置の一例を示すブロック図であ
る。
る。
【図４】同回路の動作を示すタイミング波形図である。
【図５】本発明の他の実施例による半導体装置を示すブ
ロック図である。
ロック図である。
【図６】同回路の動作を示すタイミング波形図である。
１ クロック発生回路 ２ 分周回路(1) ３ 分周回路(2) ４ アナログ信号処理回路 ５ スイッチト・キャパシタ・フィルタ（Ｓ．Ｃ．
Ｆ） ６，８ 遅延回路 ７ 分周回路(3) １０ クロック源 ｃｋ１，ｃｋ２，ｃｋ３，ｃｋ４，ｃｋ５，ｃｋ６ ク
ロック信号 ＡＳ１，ＡＳ２，ＡＳ３ 処理済アナログ信号
Ｆ） ６，８ 遅延回路 ７ 分周回路(3) １０ クロック源 ｃｋ１，ｃｋ２，ｃｋ３，ｃｋ４，ｃｋ５，ｃｋ６ ク
ロック信号 ＡＳ１，ＡＳ２，ＡＳ３ 処理済アナログ信号
フロントページの続き (72)発明者 杉野 博之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭63−24709（ＪＰ，Ａ) 特開 昭61−108217（ＪＰ，Ａ) 特開 昭62−35705（ＪＰ，Ａ) 実開 昭64−28030（ＪＰ，Ｕ) 特公 昭59−30274（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 19/00
Claims (1)
- 【請求項１】 クロック信号を発生するクロック源と、 該クロック源の出力を、整数倍の分周比により分周する
分周回路と、信号処理すべきアナログ信号が入力されるとともに、上
記 分周回路の出力を信号処理制御入力とし、該分周回路
の出力に同期したタイミングで該アナログ信号の処理結
果を出力するアナログ信号処理回路と、上記クロック源の出力をスイッチの駆動源として、該ア
ナログ信号処理回路の出力を入力とし、該入力信号のフ
ィルタリングを行う スイッチト・キャパシタ・フィルタ
と、 上 記分周回路の出力と上記アナログ信号処理回路の信号
処理制御入力との間、または、上記クロック源の出力と
上記スイッチト・キャパシタ・フィルタのスイッチ駆動
制御入力との間に挿入され、上記アナログ信号処理回路
の出力タイミングと上記スイッチト・キャパシタ・フィ
ルタの入力タイミングを常にずらせるべく、上記分周回
路の出力、または、上記クロック源の出力に対し、所定
時間の遅延を行なう遅延回路とを備えたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045226A JP3086743B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045226A JP3086743B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251999A JPH05251999A (ja) | 1993-09-28 |
| JP3086743B2 true JP3086743B2 (ja) | 2000-09-11 |
Family
ID=12713355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04045226A Expired - Fee Related JP3086743B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086743B2 (ja) |
-
1992
- 1992-03-03 JP JP04045226A patent/JP3086743B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251999A (ja) | 1993-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100307990B1 (ko) | 디지털 ｐｌｌ 회로 및 클록 생성 방법 | |
| JP3086743B2 (ja) | 半導体装置 | |
| JPH07202571A (ja) | 発振器回路 | |
| JPH08330950A (ja) | クロック再生回路 | |
| JP2950493B2 (ja) | 映像処理システムのバースト信号発生回路 | |
| JP3147487B2 (ja) | 同期信号発生装置 | |
| JP2932813B2 (ja) | 出力ラッチ回路 | |
| JP3469825B2 (ja) | Ｐｌｌ回路 | |
| JPH01181212A (ja) | くし形フイルタ | |
| JPH0698333A (ja) | Ｃｃｄ駆動装置 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JP3276797B2 (ja) | 水平出力パルス発生回路 | |
| JPH0319520A (ja) | フェーズ・ロックド・ループ回路 | |
| JPH0756553A (ja) | ビデオ信号制御回路 | |
| KR960002283A (ko) | 영상 신호 재생 장치 | |
| JPH09116432A (ja) | 可変周波数発生装置およびその出力周波数制御方法 | |
| JP2000022507A (ja) | クロック信号切り換え装置 | |
| JP2000124778A (ja) | 画像読み取り装置、方法及びコンピュータ読み取り可能な記憶媒体 | |
| JPH07193469A (ja) | ろ波回路 | |
| JPH0435536A (ja) | ビット同期回路 | |
| JPH0310431A (ja) | データ復調回路 | |
| JPH01218215A (ja) | 位相同期発振回路 | |
| JPS63300617A (ja) | ディジタル周波数同調回路 | |
| JPH0787341B2 (ja) | 送信用フィルタ装置 | |
| JPS61205023A (ja) | Ｄ／ａ変換出力のグリツチ除去回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |