JPH01215120A - Reset circuit - Google Patents
Reset circuitInfo
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- JPH01215120A JPH01215120A JP4115388A JP4115388A JPH01215120A JP H01215120 A JPH01215120 A JP H01215120A JP 4115388 A JP4115388 A JP 4115388A JP 4115388 A JP4115388 A JP 4115388A JP H01215120 A JPH01215120 A JP H01215120A
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- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はリセット回路に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a reset circuit.
従来のリセット回路は第３図に示すようにリセット信号
Ｒｅ５ｅｔがリセットする回路６のリセット端子Ｒに入
力され、回路６にリセットをかける構成となっていた。As shown in FIG. 3, the conventional reset circuit has a configuration in which a reset signal Re5et is input to the reset terminal R of the circuit 6 to be reset, and the circuit 6 is reset.
（発明が解決しようとする課題）
上述した従来のリセット回路は、リセット信号が直接、
回路のリセット端子に入力されているため、リセット信
号が短い場合、内部回路を構成する各回路にすべてリセ
ットがかかるという保証がないという欠点がある。(Problem to be Solved by the Invention) In the conventional reset circuit described above, the reset signal is directly transmitted.
Since it is input to the reset terminal of the circuit, there is a drawback that if the reset signal is short, there is no guarantee that all the circuits that make up the internal circuit will be reset.
本発明のリセット回路は、リセットする回路の状態を検
出する状態検出回路と、リセット信号を保持し、また前
記リセットする回路にリセットがかかったことが前記状
態検出回路で検出されると、その出力で保持しているリ
セット信号を解除するリセット信号保持回路とを備えて
いる。The reset circuit of the present invention includes a state detection circuit that detects the state of the circuit to be reset, and a reset signal, and when the state detection circuit detects that the circuit to be reset has been reset, outputs an output signal. and a reset signal holding circuit that releases the reset signal held by the controller.
このように、リセット信号を保持し、リセットする回路
にリセットがかかった時点で保持されているリセット信
号を解除するので、リセットをかける回路を確実にリセ
ットすることができる。In this way, the reset signal is held and the held reset signal is released when the circuit to be reset is reset, so that the circuit to be reset can be reliably reset.
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。(Example) Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明のリセット回路の一実施例のブロック図
である。FIG. 1 is a block diagram of one embodiment of the reset circuit of the present invention.
本実施例は４ビツトカウンタ４をリセットする場合で、
カウンタ４の各Ｔフリップフロップの非反転出力を入力
とするノアゲート１と、Ｓ端子にリセット信号Ｒｅ５ｅ
ｔ 、 Ｒ端子にノアゲート１の出力信号を人力するＲ
Ｓフリップフロップ２と、ＲＳフリップフロップ２の非
反転出力を反転し、カウンタ４の各Ｔフリップフロップ
のＲｉ子に出力するインバータ３とで構成されている。In this embodiment, a 4-bit counter 4 is reset.
A NOR gate 1 receives the non-inverted output of each T flip-flop of the counter 4, and a reset signal Re5e is connected to the S terminal.
t, R to manually input the output signal of NOR gate 1 to the R terminal.
It consists of an S flip-flop 2 and an inverter 3 that inverts the non-inverted output of the RS flip-flop 2 and outputs it to the Ri terminal of each T flip-flop of the counter 4.
リセット信号Ｒｅ５ｅｔがＲＳフリップフロップ２に入
力されると、ＲＳフリップフロップ２の非反転出力がハ
イレベルになり、したがってインバータ３の出力がロウ
レベルになりカウンタ４の各Ｔフリ与プフロップにリセ
ットがかかる。モしてカウンタ４の全ビットがロウレベ
ルになり、カウンタ４の全フリップフロップがリセット
状態になると、ノアゲート１の出力がハイレベルになっ
て、ＲＳフリップフロップ２がリセットされ、保持され
ていたりセット信号Ｒｅ５ｅｔは解除される。When the reset signal Re5et is input to the RS flip-flop 2, the non-inverted output of the RS flip-flop 2 becomes high level, so the output of the inverter 3 becomes low level, and each T flip-flop of the counter 4 is reset. When all bits of counter 4 become low level and all flip-flops of counter 4 are reset, the output of NOR gate 1 becomes high level and RS flip-flop 2 is reset. Re5et is canceled.
第２図は本発明のリセット回路の他の実施例のブロック
図である。FIG. 2 is a block diagram of another embodiment of the reset circuit of the present invention.
本実施例は４ビツトシフトレジスタ５をリセットする場
合であり、回路構成は第１図と全く同じである。This embodiment is for resetting a 4-bit shift register 5, and the circuit configuration is exactly the same as that in FIG.
（発明の効果）
以上説明したように本発明は、リセット信号保持回路と
一状態検出回路を設け、状態検出回路によってリセット
する回路にリセットがかかったことを検出した時点でリ
セット信号保持回路をリセットしてリセット信号を解除
することによりリセットする回路に確実にリセットがか
かるという効果がある。(Effects of the Invention) As explained above, the present invention provides a reset signal holding circuit and a state detection circuit, and resets the reset signal holding circuit when the state detection circuit detects that the circuit to be reset is reset. By canceling the reset signal, the circuit to be reset is reliably reset.
第１図、第２図は本発明のリセット回路の一実施例のブ
ロック図、第３図は従来のリセット回路のブロック図で
ある。
１−−−−−−ノアゲート、
２−−−−− ＲＳフリップフロップ、３−−−−−−
インバータ、
４−−−−−−４ビツトカウンタ、
５−−−−−−４ビツトシフトレジスタ、６−−−−−
−リセットする回路。1 and 2 are block diagrams of an embodiment of the reset circuit of the present invention, and FIG. 3 is a block diagram of a conventional reset circuit. 1---------Noah gate, 2------RS flip-flop, 3---------
Inverter, 4--------4-bit counter, 5--------4-bit shift register, 6-------
-Circuit to reset.
Claims (1)
検出する状態検出回路と、リセット信号を保持し、また
前記リセットする回路にリセットがかかったことが前記
状態検出回路で検出されると、その出力で保持している
リセット信号を解除するリセット信号保持回路とを有す
ることを特徴とするリセット回路。1. The reset circuit includes a state detection circuit that detects the state of the circuit to be reset and a reset signal, and when the state detection circuit detects that the circuit to be reset has been reset, the state detection circuit detects the state of the circuit to be reset. A reset circuit comprising: a reset signal holding circuit that releases a held reset signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115388A JPH01215120A (en) | 1988-02-23 | 1988-02-23 | Reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115388A JPH01215120A (en) | 1988-02-23 | 1988-02-23 | Reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01215120A true JPH01215120A (en) | 1989-08-29 |
Family
ID=12600476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115388A Pending JPH01215120A (en) | 1988-02-23 | 1988-02-23 | Reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01215120A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031761A (en) * | 1973-07-23 | 1975-03-28 |
-
1988
- 1988-02-23 JP JP4115388A patent/JPH01215120A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031761A (en) * | 1973-07-23 | 1975-03-28 |
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