【発明の詳細な説明】
（産業上の利用分野）
本発明は，半導体集積回路のテスト装置に関するもので
ある．
（従来の技術）
従来、半導体集積回路の機能をテストする場合各機能を
容易にテスト可能とするためのテスト回路が組み込まれ
てきた．このテスト回路を用いて，半導体集積回路の機
能をテストしようとする場合テスト回路を用いるための
モードに設定しなければならなかった。このためにテス
トモード設定用の端子が必要であり、この端子に適当な
波形を入力することにより、テストモードを設定してい
た．（発明が解決しようとするｉｔ［）
上記従来の方法では、テストモードの設定専用に使用す
る端子が必要となるため、入出力端子数が多くなり、チ
ップの原価が高くなる欠点があった．
本発明の目的は，このような従来の欠点を解決するもの
で，テストモードの設定専用の端子を必要としない半導
体集積回路のテスト装置を提供することである．
（ＩＩ題を解決するための手段）
本発明の半導体集積回路のテスト装置は，ｎビットのシ
フトレジスタおよびこのシフトレジスタの出力のタイミ
ングで入力データを保持するｍビットのラッチを具備す
るものである。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a test device for semiconductor integrated circuits. (Prior Art) Conventionally, when testing the functions of a semiconductor integrated circuit, a test circuit has been incorporated to easily test each function. In order to test the functionality of a semiconductor integrated circuit using this test circuit, a mode for using the test circuit must be set. For this purpose, a terminal for setting the test mode was required, and the test mode was set by inputting an appropriate waveform to this terminal. (IT to be solved by the invention) The conventional method described above requires a terminal used exclusively for setting the test mode, which has the disadvantage of increasing the number of input/output terminals and increasing the cost of the chip. An object of the present invention is to solve these conventional drawbacks and to provide a semiconductor integrated circuit test device that does not require a dedicated terminal for setting a test mode. (Means for Solving Problem II) The semiconductor integrated circuit testing device of the present invention includes an n-bit shift register and an m-bit latch that holds input data at the timing of output of this shift register. .
（作 用）
上記構成により，他の目的にも使用する入出力端子を用
いてテストモードの設定ができるため．テストモード設
定専用端子が不要となり，入出力端子数の節約、チップ
原価の低下を図ることができる．
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する．
第１図は本発明の半導体集積回路のテスト装置をマイク
ロコンピュータの入出力端子部に応用した実施例を示す
ものである．同図において、８ビットのシフトレジスタ
で構威されたシフトレジスタ部１はクロックパルスａに
同期して、第２の入力信号ｂをシリアルに書き込み，シ
リアルデータを出力する．１ビットのラッチで構威され
たラッチ部２は、シフトレジスタ部１の出力Ｃの立ち上
がりエッジに同期して第１の入力信号ｄのデータを保持
し、その値を出力ｅする．
第ｌ図で第２図（ａ）に示すようなクロックパルスと第
２図（ｂ）に示すような入力信号を第１図のシフトレジ
スタ部１に入力すると、第２図（Ｃ）に示すようなデー
タを出力する．このとき、第２図（ｄ）に示すような入
出力信号をラッチ部２に入力すると、第２図（ｅ）に示
すようなラッチ部２の出力が得られる。ここで、第２の
入出力端子がリセット端子であるとする。また、Ｈレベ
ルでリセット状態、Ｌレベルでリセット解除状態である
とすると、第２図（ｂ）で入力されたリセット信号（Ｔ
０）は一定の時間の遅延を受けて出力されることになる
．通常リセット端子は、入力状態でレベルに固定されて
おり、マイクロコンピュータの動作開始時あるいは動作
中で初期状態を設定するとき等にリセット信号（Ｈレベ
ル）を入力する。リセットイａ号を入力すると、発振お
よび動作を停止し、リセット信号を解除すると、発振を
開始してから安定して発振するまでの一定の待ち時間を
おいたのちに動作を開始するように，ソフトウエアおよ
びハードウエアで制御されている。また、第１図のラッ
チ部２の出力がＬレベルのときは、マイクロコンピュー
タに内蔵されたソフトウエアにより制御されるモードに
設定され，Ｈレベルのときには、特定の機能を外部から
検査するためのテストモードに設定されるとする。この
ラッチ部はシフトレジスタ部１の出力（ｃ）の立ち上が
りエソジでラッチの入力信号のＨレベルを保持してＨレ
ベルを出力し、テス１〜モードに設定される。このよう
にすれば，モードを設定したのちは、第１の入出力端子
は，モードの設定に関与しないため自由に使用すること
ができる。(Function) With the above configuration, the test mode can be set using input/output terminals that are also used for other purposes. This eliminates the need for a dedicated test mode setting pin, allowing for savings in the number of input/output pins and lower chip costs. (Example) An example of the present invention will be described based on FIGS. 1 and 2. Figure 1 shows an embodiment in which the semiconductor integrated circuit testing device of the present invention is applied to the input/output terminal section of a microcomputer. In the figure, a shift register section 1 consisting of an 8-bit shift register serially writes a second input signal b in synchronization with a clock pulse a, and outputs serial data. The latch section 2, which consists of a 1-bit latch, holds the data of the first input signal d in synchronization with the rising edge of the output C of the shift register section 1, and outputs the value e. When a clock pulse as shown in FIG. 2(a) and an input signal as shown in FIG. 2(b) are input to the shift register section 1 of FIG. 1 in FIG. Outputs data like this. At this time, when an input/output signal as shown in FIG. 2(d) is input to the latch section 2, an output of the latch section 2 as shown in FIG. 2(e) is obtained. Here, it is assumed that the second input/output terminal is a reset terminal. Furthermore, assuming that the reset state is at H level and the reset release state is at L level, the input reset signal (T
0) will be output after a certain time delay. Normally, the reset terminal is fixed at a level in the input state, and a reset signal (H level) is input when the microcomputer starts operating or when setting an initial state during operation. The software is configured so that when reset a is input, oscillation and operation are stopped, and when the reset signal is released, operation is started after a certain waiting time from the start of oscillation to stable oscillation. controlled by hardware and hardware. When the output of the latch unit 2 in Fig. 1 is at L level, the mode is set to be controlled by the software built into the microcomputer, and when it is at H level, it is set to a mode controlled by the software built in the microcomputer, and when it is at H level, it is set to a mode controlled by the software built in the microcomputer. Suppose it is set to test mode. This latch section holds the input signal of the latch at the H level at the rising edge of the output (c) of the shift register section 1, outputs the H level, and is set to the test 1 mode. In this way, after the mode is set, the first input/output terminal is not involved in the mode setting and can be used freely.
なお、上記の例では，第２の入出力端子をリセット端子
としたが，同様の効果が得られる場合には、リセット端
子以外の端子でも構わない。また，８ビットのシフトレ
ジスタおよび１ビットのラッチは、ｎビット（ｎは自然
数）のシフトレジスタおよびｍビット（ｍは自然数）の
ラッチでも構わない．（発明の効果）
本発明によれば、シフトレジスタおよびこのシフトレジ
スタの出力タイミングで入力データを保持するラッチを
設けることにより、他の目的にも使用する入出力端子を
用いて，容易にテストモードを設定することができ、テ
ストモード設定専用端子が不要となり、入出力端子数の
節約，チップ原価の低下を図ることができ，その実用上
の効果は大である。Note that in the above example, the second input/output terminal was used as the reset terminal, but if the same effect can be obtained, a terminal other than the reset terminal may be used. Furthermore, the 8-bit shift register and 1-bit latch may be replaced by an n-bit (n is a natural number) shift register and an m-bit (m is a natural number) latch. (Effects of the Invention) According to the present invention, by providing a shift register and a latch that holds input data at the output timing of this shift register, it is possible to easily enter a test mode by using input/output terminals that are also used for other purposes. can be set, eliminating the need for a terminal dedicated to setting the test mode, saving the number of input/output terminals and reducing chip cost, which has great practical effects.
【図面の簡単な説明】[Brief explanation of drawings]
第１図は本発明の一実施例における半導体集積回路のテ
スト装置のブロック図，第２図は第１図の信号波形図で
ある。
１ ・・・シフトレジスタ部、 ２・・・ラッチ部，
ａ ・・・クロックパルス， ｂ ・・・第２の入力信
号， Ｃ ・・・シフトレジスタ部１の出力、 ｄ ・
・・第１の入力信号、 ｅ・・・ラッチ部２の出力。FIG. 1 is a block diagram of a semiconductor integrated circuit testing apparatus according to an embodiment of the present invention, and FIG. 2 is a signal waveform diagram of FIG. 1. 1...Shift register section, 2...Latch section,
a: clock pulse, b: second input signal, C: output of shift register section 1, d:
...First input signal, e...Output of latch section 2.