JPH01187852A - Semiconductor integrated logic circuit - Google Patents
Semiconductor integrated logic circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特にテスト用回路
を含む論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated logic circuit, and particularly to a logic circuit including a test circuit.
従来、この種の回路は、第4図に示すようにLSIl0
に通常の入力端子り、I2・・・工。の外に、少なくと
も1つ以上のテスト用入力端子T、1゜T32・・・T
Snを設け、この信号をハイレベルまたはローレベルに
切り換えることにより内部回路11を制御し、テストの
容易化を行っていた。Conventionally, this type of circuit has been constructed using an LSI10 as shown in FIG.
There is a normal input terminal, I2.... Besides, at least one test input terminal T, 1°T32...T
Sn is provided and the internal circuit 11 is controlled by switching this signal to high level or low level to facilitate testing.
上述した従来の半導体集積論理回路は、端子として通常
の入力信号端子の他に、テスト用入力信号端子が必要で
あるので、LSIとしてのピン数が多くなるという欠点
がある。The above-described conventional semiconductor integrated logic circuit requires a test input signal terminal in addition to a normal input signal terminal, and therefore has the disadvantage that the number of pins as an LSI increases.
本発明の半導体集積論理回路は、りpワク入力端子がフ
リップフロップのデータ入力に接続されるとともに、遅
延回路を介して、前記フリップフロップのクロック入力
へ接続される回路を少なくとも1つ含むことを手段とし
ている。The semiconductor integrated logic circuit of the present invention includes at least one circuit whose input terminal is connected to the data input of the flip-flop and connected to the clock input of the flip-flop via a delay circuit. It is used as a means.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の回路図である。この図にお
いて、フリップフロップ1はDタイプフリップフロップ
で入力端子3はデータ入力端りに直接接続されるととも
に遅延時間dをもつ遅延回路2を介してクロック入力端
Cに接続されている。FIG. 1 is a circuit diagram of an embodiment of the present invention. In this figure, a flip-flop 1 is a D-type flip-flop, and an input terminal 3 is directly connected to a data input terminal and is also connected to a clock input terminal C via a delay circuit 2 having a delay time d.
TIはテスト用回路制御信号端子、Slは内部回路へ接
続される信号端子である。TI is a test circuit control signal terminal, and SL is a signal terminal connected to the internal circuit.
この入力端子3へ第2図(a)に示すようなりロック信
号AIを印加すると、フリップフロップ1のデータ入力
端りにクロック信号A1がそのまま入力され、一方、ク
ロック入力端Cには、クロック信号A1より遅延時間d
をもつ波形信号B1が入力される。この結果、フリップ
フロップ1の出力は必ずローレベルとなる。When a lock signal AI is applied to this input terminal 3 as shown in FIG. Delay time d from A1
A waveform signal B1 having the following values is input. As a result, the output of flip-flop 1 is always at a low level.
一方、この入力端子3に第2図(b)に示すような比較
的低周波の信号を印加すると、フリップフロップ1のデ
ータ入力端りにはクロック信号A2、クロック入力端C
には第2図(a)の場合と同様に遅延時間dだけ遅れた
波形信号B2が入力されるが、クロック信号A2が低周
波のため、第2図(a)の場合と違ってフリップフロッ
プ1の出力には、必ずハイレベルが出力される。On the other hand, when a relatively low frequency signal as shown in FIG. 2(b) is applied to this input terminal 3, the data input terminal of the flip-flop 1 receives the clock signal A2,
As in the case of Fig. 2(a), the waveform signal B2 delayed by the delay time d is inputted to the input terminal, but because the clock signal A2 has a low frequency, unlike the case of Fig. 2(a), a flip-flop is input. 1 always outputs a high level.
以上より、実使用時の高周波のクロック信号A1を印加
すると、テスト用回路制御信号端子TIはローレベルに
なり、テスト時には、低周波のクロック信号A2を印加
することにより、テスト用回路制御信号端子T1はハイ
レベルとなるので、クロック入力端Cに入力する信号の
周波数をかえることにより内部回路の制御を行うことが
できる。From the above, when applying the high frequency clock signal A1 during actual use, the test circuit control signal terminal TI becomes low level, and during testing, by applying the low frequency clock signal A2, the test circuit control signal terminal TI becomes low level. Since T1 is at a high level, the internal circuit can be controlled by changing the frequency of the signal input to the clock input terminal C.
また、実使用時には、信号端子S1は通常のクロック信
号として内部回路へ供給される。Further, during actual use, the signal terminal S1 is supplied to the internal circuit as a normal clock signal.
第3図は本発明の他の実施例の回路図である。FIG. 3 is a circuit diagram of another embodiment of the present invention.
この図において、フリップフロップ5はDタイプフリッ
プフロップには、入力端子7から直接クロック入力端C
に接続され、一方遅延時間dをもつ遅延回路6を介して
データ入力端りに接続されている。T2がテスト用回路
制御信号端子S2が内部回路へ接続される信号端子であ
る。In this figure, the flip-flop 5 is a D-type flip-flop.
and is connected to the data input terminal via a delay circuit 6 having a delay time d. T2 is a signal terminal to which the test circuit control signal terminal S2 is connected to the internal circuit.
この入力端子7へ第2図(a)に示すクロック信号A1
を印加すると、フリップフロップ5のクロック入力端C
には、クロック信号A1がそのまま入力され、データ入
力端りには遅延された波形信号B1が入力される。この
結果、フリップフロップ5の出力は必ずハイレベルとな
る。The clock signal A1 shown in FIG. 2(a) is input to this input terminal 7.
When C is applied, the clock input terminal C of the flip-flop 5
The clock signal A1 is input as is to the data input terminal, and the delayed waveform signal B1 is input to the data input terminal. As a result, the output of the flip-flop 5 is always at a high level.
一方、入力端子7へ第2図(b)に示すクロック信号A
2を印加すると、フリップフロップ5のデータ入力端り
へは、遅延された波形信号B2が入力されるため、フリ
ップフロップ5の出力Qは必ずローレベルとなる。On the other hand, the clock signal A shown in FIG. 2(b) is input to the input terminal 7.
2, the delayed waveform signal B2 is input to the data input end of the flip-flop 5, so the output Q of the flip-flop 5 is always at a low level.
以上より、この第3図の実施例では、第1図の実施例と
は逆に、実使用時には制御信号端T2がハイレベル、テ
スト時にはローレベルトナリ、内部回路の切り換えは同
様に行うことができる。From the above, in the embodiment shown in FIG. 3, contrary to the embodiment shown in FIG. 1, the control signal terminal T2 is at a high level during actual use, is at a low level during testing, and internal circuit switching can be performed in the same way. can.
以上説明したように、本発明は、クロック入力端子がフ
リップフロップのデータ入力に接続されるとともに、遅
延回路を介してフリップフロップのクロック入力へ接続
される回路を少なくとも1つ含むことにより、テスト用
入力端子を特に設けることなく、内部回路のテストを容
易に行えるという効果がある。As described above, the present invention has a clock input terminal connected to a data input of a flip-flop, and includes at least one circuit connected to a clock input of a flip-flop via a delay circuit. This has the effect that internal circuit testing can be easily performed without providing any special input terminals.
第1図は本発明の一実施例の回路図、第2図(a) 、
(b)は回路へ印加する信号の波形を表わす波形図、
第3図は本発明の他の実施例の回路図、第4図は従来例
の回路図である。
1.5・・・・・・フリップフロップ、3,7・・・・
・・信号入力端子、2,6・・・・・・遅延時間dをも
つ遅延回路、TI、 T2・・・・・・テスト用回路制
御信号、Sl、 82・・・・・・内部回路へ接続され
る信号、AI、 A2・・・・・・クロック信号、Bl
、 B2・・・・・・遅延信号、10・・・・・・LS
I、11・・・・・・内部回路、■、〜工。・・・・・
・LSIの入力端子、TS、〜TS、・・・・・・テス
ト用入力端子、01〜O0・・・・・・LSIの出力端
子。
代理人 弁理士 内 原 晋
$ 3 呵
$ 4 rFig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2(a),
(b) is a waveform diagram showing the waveform of the signal applied to the circuit;
FIG. 3 is a circuit diagram of another embodiment of the present invention, and FIG. 4 is a circuit diagram of a conventional example. 1.5...Flip-flop, 3,7...
...Signal input terminal, 2,6...Delay circuit with delay time d, TI, T2...Test circuit control signal, Sl, 82...To internal circuit Connected signals, AI, A2...Clock signal, Bl
, B2...Delayed signal, 10...LS
I, 11...Internal circuit, ■, ~Eng.・・・・・・
- LSI input terminal, TS, ~TS, ... test input terminal, 01 - O0 ... LSI output terminal. Agent Patent Attorney Susumu Uchihara $ 3 2 $ 4 r
Claims (1)
て、該クロック入力端子がフリップフロップのデータ入
力に接続されるとともに、遅延回路を介して前記フリッ
プフロップのクロック入力へ接続される回路を少なくと
も1つ含むことを特徴とする半導体集積論理回路。A semiconductor integrated logic circuit having a clock input terminal, the clock input terminal being connected to a data input of a flip-flop, and including at least one circuit connected to the clock input of the flip-flop via a delay circuit. Features of semiconductor integrated logic circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011905A JPH01187852A (en) | 1988-01-21 | 1988-01-21 | Semiconductor integrated logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011905A JPH01187852A (en) | 1988-01-21 | 1988-01-21 | Semiconductor integrated logic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01187852A true JPH01187852A (en) | 1989-07-27 |
Family
ID=11790743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63011905A Pending JPH01187852A (en) | 1988-01-21 | 1988-01-21 | Semiconductor integrated logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01187852A (en) |
-
1988
- 1988-01-21 JP JP63011905A patent/JPH01187852A/en active Pending
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