JPH03136516A - Phase comparison circuit - Google Patents

Phase comparison circuit

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JPH03136516A
JPH03136516A JP27688289A JP27688289A JPH03136516A JP H03136516 A JPH03136516 A JP H03136516A JP 27688289 A JP27688289 A JP 27688289A JP 27688289 A JP27688289 A JP 27688289A JP H03136516 A JPH03136516 A JP H03136516A
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JP
Japan
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input
output
flip
terminal
signal
Prior art date
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Pending
Application number
JP27688289A
Other languages
Japanese (ja)
Inventor
Toshiaki Kobayashi
小林 利秋
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Abstract

PURPOSE:To attain stable phase comparison against an accidental error by constituting the circuit with only two D flip-flops whose D input is always fixed to '1' or '0' and whose T input is connected respectively to 1st and 2nd terminals. CONSTITUTION:The reset of a D flip-flop 2 is always released except when the clock signal at an input terminal 10 rises. Then the output of an output terminal 20 goes always to zero at the time of rising the clock signal at an input terminal 11. Thus, the output goes to '1' only for a period of the clock at the input terminals 10, 11 from the rise to the fall automatically. Moreover, the frequent inverting operations of the output more than twice at the output terminal 20 are inhibited for a period from the rise to a succeeding rise of other input signal. When the rise of the clock signal at the input terminal 11 takes place continuously conversely, a signal of '0' is kept outputted at the output terminal 20. Thus, erroneous phase comparison due to the output inversion is evaded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二つのディジタルクロックの間の位相差を検出
する位相比較回路に関し、特にディジタルLSI化が可
能な位相比較回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase comparison circuit that detects a phase difference between two digital clocks, and particularly to a phase comparison circuit that can be implemented into a digital LSI.

〔従来の技術〕[Conventional technology]

従来のディジタルLSI化が可能な位相比較回路として
は、第3図の回路図に示す回路が広く用いられている。
As a conventional phase comparator circuit that can be implemented into a digital LSI, the circuit shown in the circuit diagram of FIG. 3 is widely used.

第4図は、従来回路のタイムチャートである。まず、第
3図において入力端子50に入力されたパルスは、Dフ
リップフロップ3及び4にリセットをかける。Dフリッ
プフロップ3のQ出力は、入力端子10に入力された信
号の立ち上がりでデータが反転し、またDフリップフロ
ップ4のQ出力は、入力端子11に入力された信号の立
ち上がりでデータが反転する動作になっている。Dフリ
ップフロップ3のQ出力とDフリツブフロップのQ出力
との排他的論理和をゲート5でとった信号が、出力端子
20に出力される。この出力は入力端子10に入力され
た信号と入力端子11に入力された信号との位相差を検
出する。
FIG. 4 is a time chart of a conventional circuit. First, in FIG. 3, a pulse input to the input terminal 50 resets the D flip-flops 3 and 4. The data of the Q output of the D flip-flop 3 is inverted at the rising edge of the signal input to the input terminal 10, and the data of the Q output of the D flip-flop 4 is inverted at the rising edge of the signal input to the input terminal 11. It's working. A signal obtained by exclusive ORing the Q output of the D flip-flop 3 and the Q output of the D flip-flop at the gate 5 is output to the output terminal 20. This output detects the phase difference between the signal input to the input terminal 10 and the signal input to the input terminal 11.

この位相差検出の動作を第4図のタイムチャートを用い
て説明すれば、出力端子20には、入力端子10のクロ
ック信号の立ち上がりから入力端子11のタロツク信号
の立ち上がりまでのみが′1”′であるような信号を出
力され、位相比較が行なわれる。
To explain the operation of this phase difference detection using the time chart shown in FIG. A signal is output and a phase comparison is performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の位相比較回路は、次に述べる2つの欠点
がある。
The conventional phase comparator circuit described above has the following two drawbacks.

(1)初期設定を決めるために入力端子50から、Dフ
リップフロップ3及び4をリセットするための立上り用
のパルスを、入力端子10のクロック信号が立ち上がる
前に、1回だけ入力するという条件では、入力端子10
.11の両クロック信号の立上りまでの信号を位相差と
することができる。
(1) Under the condition that the rising pulse for resetting the D flip-flops 3 and 4 is input from the input terminal 50 only once before the clock signal at the input terminal 10 rises in order to determine the initial settings. , input terminal 10
.. The signals up to the rising edge of both clock signals of No. 11 can be used as a phase difference.

しかし、例えば入力端子50からリセットパルスが入力
されなかったり、またタイミングをはずして入力端子1
1のクロック信号が立ち上がる前に、上記のリセットパ
ルスによってDフリップフロップ3及び4にリセットが
かかってしまうと上述で必要とされた出力端子20の出
力が得られない欠点がある。
However, for example, if the reset pulse is not input from the input terminal 50, or if the timing is off, the input terminal 1
If the D flip-flops 3 and 4 are reset by the above-mentioned reset pulse before the clock signal No. 1 rises, there is a drawback that the above-mentioned required output from the output terminal 20 cannot be obtained.

(2)次に端子10の入力信号にノイズがある場合の誤
動作の理由を第5図のタイムチャートにより説明する。
(2) Next, the reason for malfunction when there is noise in the input signal to the terminal 10 will be explained with reference to the time chart of FIG.

第5図の入力端子10,11.50の入力信号の条件は
、入力端子10の信号に矢印A点で示されるノイズによ
るパルスがある以外は第4図のタイムチャートと同じで
ある。また、出力信号の設定は、第4図の場合と同じく
、入力端子10のクロック信号の立上がりから入力端子
11のクロックの立ち上がりまでのみ“1゛°としてい
る。この場合には、入力端子10の矢印で示されたノイ
ズによるパルスが発生してしまい、入力端子11のクロ
ック信号の正規の立ち上がりのB点が来る前に、入力端
子10のクロック信号の立ち上がりが2回続けて起った
ような場合、この入力端子10のクロック信号の2回の
立ち上がりによって、信号60の信号に0点の反転が生
じ出力端子20の信号のデータは2回反転してしまい、
以後入力端子10のクロック信号の立ち上がりから入力
端子11のクロック信号の立ち上がり丈では“Oo”と
なってしまう。すなわち出力の動作が反転してしまい誤
った位相比較を行う欠点がある。
The conditions of the input signals at the input terminals 10, 11, and 50 in FIG. 5 are the same as in the time chart in FIG. 4, except that the signal at the input terminal 10 includes a pulse due to noise, which is indicated by the arrow point A. In addition, as in the case of FIG. A pulse is generated due to the noise shown by the arrow, and the clock signal at input terminal 10 rises twice in a row before the normal rise of the clock signal at input terminal 11 reaches point B. In this case, two rises of the clock signal at the input terminal 10 cause a 0-point inversion in the signal 60, and the data in the signal at the output terminal 20 is inverted twice.
Thereafter, the length from the rise of the clock signal at the input terminal 10 to the rise of the clock signal at the input terminal 11 becomes "Oo". That is, there is a drawback that the output operation is reversed and erroneous phase comparison is performed.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の位相比較回路は第1の入力信号と第2の入力信
号とをそれぞれ入力する第1および第2の端子を有し、
前記第1の入力信号と第2の入力信号との位相差に相当
するパルスを出力する第3の端子とを備えた位相比較回
路において、D入力が常に°1”または“0″に固定さ
れてT入力が前記第1の端子に接続された第1のDフリ
ップフロップと、D入力が常に“1”または“Oo”に
固定されてT入力が第2の端子に接続され、前記第1の
Dフリップフロップの一方のQ出力でセットまたはリセ
ットされる第2のDフリップフロップとを有し、前記第
1のDフリップフロップのりセットまたはセット端子に
前記第2のDフリップフロップの一方のQ出力が接続さ
れ、この第2のDフリップフロップの他方のQ出力が前
記第3の端子に接続されている。
The phase comparator circuit of the present invention has first and second terminals that respectively input a first input signal and a second input signal,
In the phase comparator circuit comprising a third terminal that outputs a pulse corresponding to the phase difference between the first input signal and the second input signal, the D input is always fixed at 1 or 0. a first D flip-flop whose T input is connected to the first terminal; and a D flip-flop whose D input is always fixed at "1" or "Oo" and whose T input is connected to the second terminal; a second D flip-flop that is set or reset by the Q output of one of the D flip-flops; The other Q output of this second D flip-flop is connected to the third terminal.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例を示す回路図、第2図は第1
図の実施例のタイムチャートである。
Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
3 is a time chart of the embodiment shown in the figure.

第1図において、Dフリップフロップ1.2のD入力は
“l”信号に固定されている。入力端子10に入力され
たクロック信号が立ち上がると、Dフリップフロップ1
の回出力30は第2図に示すように“0”になる。これ
によりDフリップフロップ2のπに“0パが入力されて
セットされ、そのQ出力の出力端子20は°′l′″と
なる。この時、フリップフロップ2のQ出力は“0°゛
になり信号40の“0°′がDフリップフロップ1のπ
に入力されリセットされてしまう。すると第2図に示す
ようにその回出力30は1′”となり、Dフリップフロ
ップ2のリセットは解除され入力端子11のクロック信
号待受は状態となる。その後に入力端子11のクロック
信号が立ちあがると、Dフリップフロップ2のQ出力は
0″になり、また、Q出力は1′”となり、Dフリップ
フロップ1のリセットは解除する。よって、出力端子2
0からは、入力端子10のクロック信号の立ち上がりか
ら入力端子11のクロック信号の立ち上がりまでのみが
“1′°となるような信号が出力される。
In FIG. 1, the D input of the D flip-flop 1.2 is fixed to the "l" signal. When the clock signal input to the input terminal 10 rises, the D flip-flop 1
The output 30 becomes "0" as shown in FIG. As a result, "0" is input and set to π of the D flip-flop 2, and the output terminal 20 of its Q output becomes °'l'. At this time, the Q output of the flip-flop 2 becomes "0°", and the "0°" of the signal 40 becomes π of the D flip-flop 1.
is entered and reset. Then, as shown in FIG. 2, the output 30 becomes 1''', the reset of the D flip-flop 2 is released, and the input terminal 11 enters the clock signal waiting state.Then, the clock signal of the input terminal 11 rises. Then, the Q output of the D flip-flop 2 becomes 0", and the Q output becomes 1'", and the reset of the D flip-flop 1 is released. Therefore, the output terminal 2
From 0, a signal is output that is "1'° only from the rising edge of the clock signal at the input terminal 10 to the rising edge of the clock signal at the input terminal 11.

すなわち、この実施例は従来例回路と同等の位相比較を
行うことができる。
That is, this embodiment can perform phase comparison equivalent to that of the conventional circuit.

本実施例ではDフリップフロップ2は、入力端子10の
クロック信号が立ち上がる時以外、常にリセットは解除
されている。よって、入力端子11のクロック信号の立
ち上がりで、常に出力端子20の出力が“0”どなるた
め、自動的に出力端子20の出力の設定には、入力端子
10のクロックの立ち上がりから入力端子11のクロッ
ク信号の立ち上がりまでのみ′1″となるように決めら
れる。また本実施例では、一方の入力信号の立ち上がり
から次の立ち上がりまでの間に、他方の入力信号の立ち
上がりによる、出力端子20の出力の反転を2回以上は
禁止している。例えば入力端子10の信号クロックが立
ち上がると、次に入力端子11の信号クロックが立ち上
がるまで、Dフリップフロップ1は、リセットがかかつ
ており、その間入力端子10の信号クロックの立ち上が
りを受けつけない。逆に入力端子20のクロックの立ち
上がりが連続して起っても、出力端子20には、0”の
信号を出力し続は前述の2つの欠点を解決した位相比較
回路が得られる。
In this embodiment, the D flip-flop 2 is always released from reset except when the clock signal at the input terminal 10 rises. Therefore, since the output of the output terminal 20 always becomes "0" at the rising edge of the clock signal of the input terminal 11, the output of the output terminal 20 is automatically set from the rising edge of the clock signal of the input terminal 10 to the output of the input terminal 11. It is determined to be '1'' only until the rising edge of the clock signal.In addition, in this embodiment, between the rising edge of one input signal and the rising edge of the next, the output of the output terminal 20 due to the rising edge of the other input signal For example, when the signal clock at the input terminal 10 rises, the D flip-flop 1 remains in the reset state until the next signal clock at the input terminal 11 rises, and during that time the input terminal It does not accept the rising edge of the signal clock of 10. Conversely, even if the rising edge of the clock of the input terminal 20 occurs continuously, a signal of 0" is output to the output terminal 20. A phase comparator circuit is obtained.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、0797170712個
のみで構成することにより、特別な初期化の手段を必要
とせず、かつ、入力信号のノイズのような偶発的誤りに
対しても安定した位相比較回路を提供できる。また、0
797170712個のみで構成されており、ディジタ
ルLSI化に適している効果がある。
As explained above, the present invention provides a phase comparator circuit that does not require special initialization means and is stable even against accidental errors such as input signal noise by being configured with only 0,797,170,712 components. can be provided. Also, 0
It is composed of only 7,971,70,712 pieces, and has the effect of being suitable for digital LSI.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例の回路図、第2図は、本実
施例の動作を示すタイムチャート、第3図は、従来の位
相比較回路の回路図、第4図および第5図は、従来例の
動作を示すタイムチャートである。 1〜4・・・Dフリップフロップ、5・・・排他的論理
和ゲート、10.11・・・入力端子、20・・・出力
端子、50・・・リセット端子。
FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a time chart showing the operation of this embodiment, FIG. 3 is a circuit diagram of a conventional phase comparison circuit, and FIGS. The figure is a time chart showing the operation of the conventional example. 1 to 4: D flip-flop, 5: exclusive OR gate, 10.11: input terminal, 20: output terminal, 50: reset terminal.

Claims (1)

【特許請求の範囲】[Claims] 第1の入力信号と第2の入力信号とをそれぞれ入力する
第1および第2の端子を有し、前記第1の入力信号と第
2の入力信号との位相差に相当するパルスを出力する第
3の端子とを備えた位相比較回路において、D入力が常
に“1”または“0”に固定されてT入力が前記第1の
端子に接続された第1のDフリップフロップと、D入力
が常に“1”または“0”に固定されてT入力が第2の
端子に接続され、前記第1のDフリップフロップの一方
のQ出力でセットまたはリセットされる第2のDフリッ
プフロップとを有し、前記第1のDフリップフロップの
リセットまたはセット端子に前記第2のDフリップフロ
ップの一方のQ出力が接続され、この第2のDフリップ
フロップの他方のQ出力が前記第3の端子に接続された
ことを特徴とする位相比較回路。
It has first and second terminals into which a first input signal and a second input signal are respectively input, and outputs a pulse corresponding to a phase difference between the first input signal and the second input signal. a first D flip-flop whose D input is always fixed to "1" or "0" and whose T input is connected to the first terminal; is always fixed to "1" or "0", the T input is connected to the second terminal, and the second D flip-flop is set or reset by the Q output of one of the first D flip-flops. one Q output of the second D flip-flop is connected to the reset or set terminal of the first D flip-flop, and the other Q output of the second D flip-flop is connected to the third terminal. A phase comparison circuit characterized in that it is connected to.
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