JPH01211928A - 半導体装置の酸化膜エッチング方法 - Google Patents

半導体装置の酸化膜エッチング方法

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JPH01211928A
JPH01211928A JP3608588A JP3608588A JPH01211928A JP H01211928 A JPH01211928 A JP H01211928A JP 3608588 A JP3608588 A JP 3608588A JP 3608588 A JP3608588 A JP 3608588A JP H01211928 A JPH01211928 A JP H01211928A
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JP
Japan
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oxide film
silicon oxide
etching
etched
silicon substrate
Prior art date
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Pending
Application number
JP3608588A
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English (en)
Inventor
Satoru Kishimoto
悟 岸本
Kaishiyuu Morisane
森実 海舟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH01211928A publication Critical patent/JPH01211928A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は酸化シリコン膜のエツチングにドライエツチ
ング装置およびウェットエツチングを用いた半導体装置
の製造方法に関するものである。
〔従来の技術〕
第2図幻〜C)は酸化シリコン膜のパターニングにドラ
イエツチング装置を使用した従来の半導体装置を説明す
るための図である。これらの図において(1)はシリコ
ン基板、(2]は前記シリコン基板(1)上に形成され
た酸化シリコン膜、(3)は前記酸化シ’)J:/膜<
2)上に形成されたホトレジストである。
(4)はパターン形成用開孔部である。
次にその工程について説明する。
まず、第2図(a)に示すようにシリコン基板(1)土
に酸化シリコン膜(2)を形成し、次いで第2図(b)
のようにホトレジスト(3)を塗布し露光、現像、ポス
トベークでパターン開孔部を形成した後ドライエツチン
グを行なう。その後レジスト除去を行ない完了する。
〔発明が解決しようとする課題〕
上記のような従来のパターン形成方法では酸化シリコン
膜(2)をドライエツチングのみでエツチングするため
シリコン基板(1)にダメージを受けるという問題があ
った。
この発明はかかる問題点を解消するためになされたもの
でシリコン基板(1)にダメージを受けないでパターン
形成を行うことを目的とする。
〔課題を解決するための手段〕
この発明に係るパターン形成方法はドライエツチング装
置にて酸化シリコン膜を少し残すようにエツチングした
後ウェットエッチにて残りの酸化シリコン膜をエツチン
グしたものである。
〔作用〕
この発明においてはドライエツチング後にウェットエツ
チングを行なうことにより酸化シリコン膜のサイドエッ
チが小さくかつシリコン基板にダメージを受ける箇所が
なくなる。
〔発明の実施例〕
第1図(a)〜ld)はこの発明のパターン形成方法の
一実施例を示す図で特にその製造工程を説明するための
図である。
(5)はドライエツチング後の残し酸化膜である。
なおこれらの図における第2図G)〜(c)と同一符号
は同一部分を示すものである。
次にその工程について説明する。
まず第1図(a)に示すようにシリコン基板(1)上に
酸化シリコン膜(2)を形成し次いで第1図(b)のよ
うにホトレジスト(3)を塗布し露光、現像、ボストベ
ークでパターン開孔部を形成した後残し酸化シリコン膜
(5)を形成するようドライエツチングを行なう。この
後残し酸化膜(5)をウェットエッチにてエツチングを
行ないレジスト除去を行ない完了する。
なお上記実施例ではウェットエッチについて説明したが
シリコン基板にダメージを与えないエツチング方法を行
なった場合についても同様の効果を得ることが出来る。
〔発明の効果〕
以上のようにこの発明によれば酸化シリコン膜を少し残
すようにドライエツチングを行なったのでシリコン基板
へのダメージが少なくかつサイドエッチの少ない半導体
装置を得られる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による半導体装置の形成フ
ロー、第2図は従来の半導体装置の形成フローである。 図において(1)はシリコン基板、(2)は酸化シリコ
ン膜、(3)はホトレジスト、(4)はパターン、(5
)は残し酸化シリコン膜である。 なお各図中の同一符号は同一または相当部分を示す。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1.  シリコン基板の酸化シリコン膜をエッチングするパタ
    ーン形成において前記酸化シリコン膜をドライエッチン
    グ装置にてエッチングした後ウェットエッチングを行な
    うことを特徴とする半導体装置の製造方法。
JP3608588A 1988-02-18 1988-02-18 半導体装置の酸化膜エッチング方法 Pending JPH01211928A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051922A (ja) * 1995-12-29 1997-07-29

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