JPH01200458A

JPH01200458A - 構成認識方式

Info

Publication number: JPH01200458A
Application number: JP2515288A
Authority: JP
Inventors: Masanori Masui; 増井　正則
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-05
Filing date: 1988-02-05
Publication date: 1989-08-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、複数個の各スロットにＣＰＵ、メモリ、入出
力コントローラ等、各種のボードがスロットを空けるこ
となく連続して実装されるシステムバス構造の計算機シ
ステムに用いられる構成認識方式に関する。

（従来の技術）近年、データ処理装置は、多機能化、多用途化され、こ
れに伴ってシステムを構築する機器の設置台数が大幅に
増加してきた。このようなシステム構成にあっては、最
終ユーザの最新システム構成を正確かつ迅速に把握する
ことが難しくなってきた。

このため、機器の増設時、故障時等に於いて、特に本体
系のボード構成を確認しようとすると、当該対象システ
ムが設置されている場所（客先）まで出向き、更にはシ
ステムをダウンさせて、筐体を開け、ボードを一枚ずつ
抜き差しして確認しなければならない。

（発明が解決しようとする課題）このようなことから、従来ではシステム構成の確認作業
に多くの労力と時間を要し、更には１１■成確認後、二
次的障害を招く虞も多分にあった。

本発明は上記実情に鑑みなされたもので、本体系バック
パネルの各スロットに、例えば、メモリ、通信系、ファ
イル系、トランク系、イメージ系等、いずれの機能ボー
ドが実装されているかを容易かつ迅速にしかも高い信頼
性をもって認識できる構成認識方式を提供することを目
的とする。

［発明の構成コ（課題を解決するための手段及び作用）本発明は、ＣＰ
Ｕボードを含む複数種の機能ボードが実装される多数個
のスロットを有してなるシステムバス構造の計算機シス
テムに於いて、上記各スロットに設けられた特定信号入
力端及び特定信号出力端と、上記システムバス上に構成
認識のための特定のコマンドを送出する手段及び同コマ
ンドに対する応答を促す特定信号を発生する手段を有し
てなるＣＰＵボードと、同ＣＰＵボードが実装されるス
ロットを先頭に上記各スロットの特定信号出力端を次段
スロットの特定信号入力端に受け渡す信号路と、自スロ
ットの上記特定信号入力端が応答を促す信号状態にある
とき上記コマンドの応答データを上記システムバス上に
送出し、自スロットの上記特定信号出力端を介して次段
スロットの特定信号入力端に応答を促す信号を受け渡す
手段とを有して、上記ＣＰＵが上記スロットに実装され
たボードの応答データをもとにシステム構成を認識する
構成としたもので、これにより本体系バックパネルの各
スロットに、いスレの機能ボードが実装されているかを
容易かつ迅速にしかも高い信頼性をもって認識すること
ができる。

また、本発明によれば、ＣＰＵボードを含む複数種の機
能ボードが実装される多数個のスロットを有してなるシ
ステムバス構造の計算機システムに於いて、上記各スロ
ットに設けられた特定信号入力端、特定信号出力端、ボ
ード確認信号出力端、ボード確認信号入力端、及び最終
ボード認識信号端と、上記システムバス上に構成認識の
ための特定のコマンドを送出する手段及び同コマンドに
対する応答を促す特定信号を発生する手段を有してなる
ＣＰＵボードと、同ＣＰＵボードが実装されるスロット
を先頭に上記各スロットの特定信号出力端を次段スロッ
トの特定信号入力端に受け渡す第１の信号路と、自スロ
ットの上記特定信号入力端が応答を促す信号状態にある
とき上記コマンドの応答データを上記システムバス上に
送出し、自スロットの上記特定信号出力端を介して次段
スロットの特定信号入力端に応答を促す信号を受け渡す
手段と、自スロットにボードか実装されているとき、自
スロットの上記ボード確認信号出力端をボードの実装を
示す信号状態に設定する手段と、上記ボード確認信号出
力端の信号を前段スロットの上記ボード確認信号入力端
に受け渡す第２の信号路と、自スロットの上記ボード確
認信号入力端がボードの実装を示す信号状態にないとき
上記コマンドの応答に従い自スロットの最終ボード認識
信号端に最終ボードを示す信号を送出する手段と、上記
各スロットの最終ボード認識信号端の信号を上記ＣＰＵ
に通知する第３の信号路とを有し、上記ＣＰＵが上記ス
ロットに実装されたボードの応答データ及び最終ボード
認識信号をもとにシステム構成を認識する構成としたも
ので、これにより、本体系バックパネルの各スロットに
いずれの機能ボードが実装されているかをより迅速に能
率良く認識でき、システム据付けやメモリ増設等の作業
を容易にしかも円滑に実行できる。

（実施例）以下図面を参照して本発明の詳細な説明する。

第１図は本発明の第１実施例によるシステム構成を示す
ブロック図である。

図中、■は各種の機能ボードが実装可能な多数のスロッ
ト（５ＬＯＴ１１０１，５ＬＯＴ＃０２，５ＬＯＴＩＩ
Ｏ３，・・・）をバックパネルに有してなるシステムに
於いて、上記各スロットに実装されたボード相互の間の
データ授受を可能にするシステムバス（ＳＹＳＴＥＭ−
Ｂｕｓ）である。２　、３　、４Ａ、　４Ｂ、　４Ｃ，
・・・４Ｎはそれぞれ上記各スロット（５ＬＯＴＳ０１
．５ＬＯＴ＃０２，５ＬＯＴｌ１０３．・）　ニ実装さ
れる機能ボードであり、２はＯｌスロット（ＳＬＯＴｓ
ＯＩ　）　ｌ、：実装されたＣＰＵボード（以下単にＣ
ＰＵと称す）、３は０２スロツト（５ＬＯＴ答０２）に
実装されたメモリボード（ＭＥＭＯＲＹ　；以下単にメ
モリと称す）、４Ａは０３スロツト（ＳＬＯＴ＃０３　
）に実装された入出力コントロール用ボード（１／ＱＣ
；以下１０コントローラと称す）、４Ｂはｏ４スロット
（ＳＬＯＴｌｔ０４　）に実装されたＩＯコントローラ
である。

第２図は上記実施例に於けるシステムバス構造のバック
パネル（Ｂ　Ｐ）の一部のスロット間端子接続構成を示
したもので、ここでは構成認識コマンドによる応答を期
待する（応答を促す）特定信号（ＣＰＵ２から発生され
る信号は第３図に示す２２．メモリ３．■０コントロー
ラ４八等から発生される信号は第４図に示す４３）を０
１スロツト（ＳＬＯＴ聾０１　）からスロット番号順に
各スロット（５ＬＯＴＳ０１．５ＬＯＴ＃０２，５ＬＯ
ＴＳ０３．・・・）に受け渡すスロット間端子接続構成
のみを示している。図中、各スロット（ＳＬＯＴｓＯＩ
、５ＬＯＴ＄０２．５ＬＯＴｔ０３．−）　ｌ、：設け
られたａは上記特定信号の入力端子（ｐｉｎａ）、ｂは
同信号の出力端子（ｐｉｎｂ）である。この実施例では
、バックパネル（ＢＰ）上の０１スロツ）　（ＳＬＯＴ
ｔｌｏｌ　）の特定信号出力端子すを単に、０１（ｂ）
と表現し、同じ＜０２スロツト（ＳＬＯＴＳ０２　）の
特定信号入力端子ａを０２　（ａ）、同スロットの特定
信号出力端子すを０２（ｂ）と表現する。又、上記特定
信号の信号レベルを、高レベル（“１”）のとき“Ｈ”
、低レベル（“０”）のとき“Ｌ”として表現する。

第３図は上記バックパネル（Ｂ　Ｐ）上の０１スロツト
（ＳＬＯＴＩＩＯＩ　）に固定的に実装されたＣＰＵ２
の内部のシステムバスｌ側のインターフェイス回路の構
成要素を示したもので、図中、２１は構成認識用コマン
ドの発生時にセット（Ｑ−“Ｈ”）状態に切換制御され
るフリップフロップ、２２は同フリップフロップ２１の
反転出力信号であり、構成認識コマンドによる応答を期
待する（応答を促す）特定信号として自Ｏｌスロット（
５ＬＯＴＩＩ旧）の特定信号出力端子すに供給される。

第４図は上記バックパネル（Ｂ　Ｐ）上のＣＰＵ２が実
装されたスロット（ＳＬＯＴＩＩＯＩ　）を除く各スｏ
　ット（ＳＬＯＴＳ０２，５ＬＯＴｔ０３．−）　ｌ：
実装されたボード（３，４Ａ、・・・）の内部のシステ
ムバスｌ側のインターフェイス回路の構成要素を示した
ちので、図中、４１は特定信号入力端子ａ上の信号を反
転して得た状態信号、４２は自ボードが上記構成認識用
コマンドに対して応答済みであるか否かを内部表示する
フリップフロップ、４３は同フリップフロップ４２の反
転出力信号であり、構成認識コマンドによる応答を期待
する（応答を促す）特定信号として特定信号入力端子す
に供給される。

第５図は上記実施例に於けるＣＰＵ２側の構成認識用コ
マンドに係る処理手順を示すフローチャート、第６図は
上記実施例に於けるＣＰＵ２を除いた各ボード（３，４
Ａ、・・・）の構成認識用コマンドに係る処理手順を示
すフローチャートである。

ここで、上記第１図乃至第６図を参照して本発明の第１
実施例に於ける動作を説明する。尚、ここでは説明の便
宜上、０３スロツト（ＳＬＯＴ＃０３　）を最終ボード
実装スロットとし、０１スロツト（ＳＬＯＴ＃０１　）
にＣＰＵ２．０２スロツト（ＳＬＯＴ８０２　）にメモ
リ３がそれぞれ実装され、０３スロツト（ＳＬＯＴｌ１
０３　）に最終ボードとして１０コントローラ４Ａが実
装された場合を例にとって構成認識動作を説明する。

初期状態に於いて、バックパネル（Ｂ　Ｐ）上の各スロ
ット（５ＬＯＴ１１０１．５ＬＯＴ婁０２．５ＬＯＴ婁
０３）の端子ａ、ｂの信号状態は、０１　（ｂ）−０２
（ａ）＝”Ｈ”　、　　　０２　　　（ｂ）　　　＝０
３　　　（ａ）　　　−“　Ｈ″　。

０３　（ｂ）−０４（ａ）−”Ｈ’となッテイル。

この状態から、ＣＰＵ２は、第３図に示すフリップフロ
ップ２１を“１′″にセットし、同信号の反転出力を構
成認識コマンドによる応答を期待する（応答を促す）特
定信号２２として自スロット（ＳＬＯＴ婁０１　）の特
定信号入力端子すに送出し、構成認識用コマンドをシス
テムバスｌ上へ送出する。

これにより、上記各スロット（ＳＬＯＴ＄０１，５ＬＯ
Ｔ＃０２゜５ＬＯＴ＄０３　）の端子ａ、ｂの信号状態
は、０１（ｂ）−０２（ａ）−“Ｌ”に変遷する（第５
図ステップＳｌ、Ｓ２）。

メモリ３．１０コントローラ４Ａは、共にシステムバス
１上の構成認識用コマンドを解釈するが、自ボードが応
答すべきか否かを次の手順で判断する。

先ず、メモリ３．１０コントローラ４Ａはそれぞれ自ボ
ード内に設けられた第４図に示すフリップフロップ４２
の状態を確認する。

ここでフリップフロップ４２が“１“ならば、既に自ボ
ードが応答済みであることを認識して上記構成認識用コ
マンドに対しその応答を行なわない（第５図ステップＳ
ｌｌ、　　５１２）。

又、上記フリップフロップ４２が“０”　（リセット状
態）ならば、自ボードの端子ａの状態信号４１をチエツ
クする（第６図ステップ８１３）。

この際、端子ａ、ｂの信号状態は、上記した如く、０１
　（ｂ）＝０２　（ａ）−“Ｌ”に変遷しているため、
０２スロツト（ＳＬＯＴｔ１０２　）に実装されたメモ
リ３は、自ボードの実装スロット番号（ここでは５ＬＯ
Ｔ８０２　）と、ボードの種類、レビジョン（Ｒｅｖ）
、メモリサイズ等の情報をシステムバスｌ経由でＣＰＵ
２へ送出する（第６図ステップＳ　Ｌ４）。

ＣＰＵ２は構成認識用コマンドを発生後、予め定められ
た一定の時間を設定して時間監視を行ない、その設定時
間内に上記メモリ３からの応答を受信すると、その応答
情報の処理を行なう（第５図ステップＳ３．Ｓ４．Ｓ５
）。

メモリ３は上記コマンドの応答情報をＣＰＵ２へ送出し
た後、自ボード内のフリップフロップ４２を“１”にセ
ットする。これにより、端子ａ、　　ｂの信号状態は、
０２　（ｂ）＝０３　（ａ）−“Ｌ”に変遷する（第６
図ステップ５１５）。

ＣＰＵ２は、上記構成認識用コマンドの送出から一定時
間内に応答があったことを認識すると、引続き構成認識
用コマンドをシステムバス１上に送出する（第５図ステ
ップＳ２）。

２回目の構成認識用コマンドに対して、ｏ２スロット（
ＳＬＯＴ宴０２　）に実装されたメモリ３は、自ボード
のフリップフロップ４２がセット（”１”　）状態にあ
るので応答しない。

しかし、０３スロツト（ＳＬＯＴｌｔ０３　）に実装さ
れたＩＯコントローラ４Ａは、０３　（ａ）−“Ｌ”で
、かつフリップフロップ４２がリセット（“０“）状態
にあるため、自ボードの実装スロット番号（ここでは５
ＬＯＴＩｔ０３　）と、ボードの種類、レビジョン（Ｒ
ｅｖ）等の情報をシステムバス１経由でＣＰＵ２へ送出
し、更に自ボードのフリップフロップ４２を“１”にセ
ットする。これにより、端子ａ、ｂの信号状態は、０３
　（ｂ）−０４（ａ）＝“Ｌ＃に変遷する（第６図ステ
ップＳ　１４．　　Ｓ　１５）。

ＣＰＵ２は、上記２回目の構成認識用コマンドに対する
応答を一定時間内に受信すると（第５図ステップＳ４）
、その受信情報を処理した後、３回目の構成認識用コマ
ンドをシステムバス１上に送出する（第５図ステップＳ
５．Ｓ２）。

この３回目の構成認識用コマンドに対して、０２スロツ
ト（ＳＬＯＴ＃０２　）に実装されたメモリ３、及び０
３スロツト（ＳＬＯＴｌｔ０３　）に実装された■０コ
ントローラ４Ａは、共に無応答となり、その結果、ＣＰ
Ｕ２は上記一定時間の監視にて、時間オーバを検出し、
構成認識処理の終了を確認する。同ＣＰＵ２は構成認識
処理終了確認後、初期化のため、フリップフロップ２１
をリセット（“０“）状態にする。これにより、端子ａ
、ｂの信号状態は、０１　（ｂ）＝０２　（ａ）−“Ｈ
”に変遷する（第５図ステップ５ｌｌｉ）。

０２スロツト（ＳＬＯＴｌｔ０２　）に実装されたメモ
リ３は、自ボードの特定信号入力端子ａの状態を確認し
、同端子ａが０２　（ａ）−“Ｈｌとなっていることを
認識すると、自ボードのフリップフロップ４ｚをリセッ
ト（“０“）状態にする。これにより、端子ａ、ｂの信
号状態は、０２　（ｂ）＝０３　（ａ）−“Ｈ″に変遷
する（第６図ステップＳ　１Ｂ。

Ｓ　１７）。

同様に、０３スロツト（ＳＬＯＴｌ１０３　）に実装さ
れた１０コントローラ４Ａも自ボードの特定信号入力端
子ａの状態を確認し、同端子ａが０３　（ａ）−“Ｈ＃
となっていることを認識すると、自ボードのフリップフ
ロップ４２をリセット（“０“）状態にする。これによ
り、端子ａ、ｂの信号状態は、０３　（ｂ）＝０４　（
ａ）−“Ｈ”に変遷する（第６図ステップＳ　１Ｂ、　
Ｓ　１７）。

これにより構成認識用コマンドによる構成認識処理が終
了する。

上記したような構成認識用コマンドによる構成認識処理
により、本体系バックパネル（ＢＰ）上に於ける現在の
実装ボード状態を自動的に認識することができる。即ち
、バックパネル（Ｂ　Ｐ）上の各スロット（５ＬＯＴ１
１０１．５ＬＯＴ＄０２．５ＬＯＴｌｔ０３．・）と、
そのスロットに実装されたボードの種類（メモリボード
、ＩＯコントローラボード等）、更には各ボードのレビ
ジョン（Ｒｅｖ）等のステータスを応答情報としてシス
テムをダウンさせることなく、又、目視で確認する必要
なく自動的に認識できる。

このことは、−拠点から、回線系を用いて各地のシステ
ムの本体系の構成を容易かつ迅速に把握できるという大
きな効果をもつ。

次に、第７図乃至第１１図を参照して本発明の第２実施
例を説明する。

上記第１図乃至第６図を参照して説明した第１実施例に
於いては、構成認識用コマンドの発生に対し、その応答
が予め定められた一定の時間内にあったか否かを時間監
視することにより最終ボードの確認を行なっているが、
このような確認手段は、ＣＰＵ２の処理時間に大きなロ
スを生じ、又、確認処理途中のボードに何らかの障害が
生じて応答できなかったとき、故障発生であるか認識の
完了であるかを明確に認識できないという問題がある。

そこで、この第７図乃至第１１図に示す本発明の第２実
施例では、最終ボードの確認を能率良く確実に行なうこ
とができるようにしたものである。

ここでは説明の便宜上、構成認識の対象となるシステム
構成を、上記第１図に示す第１実施例と同様にして構成
認識動作を説明する。即ちここでは、０１スロツト（Ｓ
ＬＯＴ＄０１　）にＣＰＵ２．０２スロツト（ＳＬＯＴ
ｔ１０２　）にメモリ３．０３スロツト（ＳＬＯＴ＃０
３　）に最終ボードとして１０コントローラ４Ａがそれ
ぞれ実装された場合を例にとり、構成認識動作を説明す
る。

第７図はバックパネル（Ｂ　Ｐ）上の各スロット（５Ｌ
ＯＴＩ：０１．５ＬＯＴｌｔ０２．５ＬＯＴ＃０３．・
・・）の端子接続構成を示したもので、ここでは構成認
識コマンドによる応答を期待する（応答を促す）特定信
号を０１スロット（ＳＬＯＴｔｏｌ　）からスロット番
号順に各スロット（ＳＬＯＴｌｌ、５ＬＯＴ＃０２．５
ＬＯＴ１０３．−）　１．：受け渡すスロット間端子接
続構成と、最終ボード検出のための信号を受渡すスロッ
ト間端子接続構成のみを示している。

図中、各スロット（５ＬＯＴ婁０１．５ＬＯＴＩＩＯ２
，５ＬＯＴｔｔ０３　。

・・・）に設けられたａは特定信号入力端子、ｂは同出
力端子であり、いずれも上記第１実施例と同様のもので
、ここではバックパネル（ＢＰ）上のＯｌスロット（Ｓ
ＬＯＴＩｔｏｌ　）の特定信号出力端子すを単に、０１
（ｂ）と表現し、同じ＜０２スロ・ソト（ＳＬＯＴ＄０
２　）の特定信号入力端子ａを０２　（ａ）、同スロッ
トの特定信号出力端子すを０２　（ｂ）、同スロットの
最終ボード認識信号端子Ｃを０２　（Ｃ）　、同スロッ
トのボード確認信号入力端子ｄを０２　（ｄ）　、同ス
ロットのボード確認信号出力端子ｅを０２　（ｅ）とそれぞれ表現する。又、上記特定信号の信号レベルを
、高レベル（“１”）のとき“Ｈ”、低レベル（′０”
）のとき“Ｌ“とじて表現する。

ｃ、ｄ、ｅはそれぞれ第１実施例に対して新たに付加さ
れた最終ボード検出のための信号を受渡す端子である。

このうち、Ｃは最終ボード認識信号ラメモリ３．ＩＯコ
ントローラ４八等の各ボードからＣＰＵ２に受渡す最終
ボード認識信号端子であり、各スロット（ＳＬＯＴｔｏ
ｌ、５ＬＯＴｔ１０２．５ＬＯＴＩＩＯ３，・・・）に
共通に接続される。ｄは後段のスロットからボード認識
信号を受けるボード確認信号入力端子、ｅは前段のスロ
ットにボード認識信号を受渡すボード確認信号出力端子
であり、各スロ・ソト（ＳＬＯＴｌｌ）のボード確認信
号出力端子ｅが前段スロット（５ＬＯＴＳ１−１）のボ
ード確認信号入力端子ｄに接続される。

第８図は０１スロツト（ＳＬＯＴＳＯＩ　’）に固定的
に実装されたＣＰＵ２の内部のシステムバス１側のイン
ターフェイス回路の構成要素を示したもので、図中、２
１は構成認識用コマンドの発生時にセ・ソト（Ｑ−“Ｈ
″）状態に切換制御されるフリップフロップ、２２は同
フリップフロップ２１の反転出力信号テあり、構成認識
コマンドによる応答を期待する（応答を促す）特定信号
として自Ｏｌスロット（ＳＬＯＴＩＩｏｌ　）の特定信
号出力端子すに供給される。

この各構成要素（２１，２２）は上記した第１実施例と
同様である。２３は最終ボード認識信号端子Ｃ上の信号
を反転して得た最終ボード認識状態信号であり、同信号
２３が“Ｈ”　（即ち０１（ｃ）がＬ“）のとき、ＣＰ
Ｕ２が構成認識処理の終了を認識する。

第９図はＣＰＵ２が実装されたスロット（ＳＬＯＴＩＩ
ＯＩ）を除く各スロット（５ＬＯＴｌｔ０２，５ＬＯＴ
ｌ１０３゜・・・）に実装されたボード（３，４Ａ、・
・・）の内部のシステムバスｌ側のインターフェイス回
路の構成要素を示したもので、図中、４１は特定信号入
力端子ａ上の信号を反転して得た状態信号、４２は自ボ
ードが上記構成認識用コマンドに対して応答済みである
か否かを内部表示するフリップフロップ、４３は同フリ
ップフロップ４２の反転出力信号であり、構成認識コマ
ンドによる応答を期待する（応答を促す）特定信号とし
て特定信号入力端子すに供給される。この各構成要素（
４１，４２，４３）は上記した第１実施例と同様である
。４４は後段スロ・ソトのボード確認信号出力端子ｅか
ら自スロットのボード確認信号入力端子ｄに入力された
信号状態をもとに、自ボードが最終ボードであることを
認識したときセットされるフリップフロップ、４５は同
フリップフロップ４４の反転出力信号であり、最終ボー
ドであるか否かを示す（最終ボードのとき“Ｌ″）状態
信号として自スロットの最終ボード認識信号端子Ｃに供
給される。４６は自スロットのボード確認信号入力端子
ｄの反転された状態信号である。尚、ボード確認信号出
力端子ｅは自ボード内で接地され、ボードが実装されて
いるときのみ対応スロットのボード確認信号出力端子ｅ
が“Ｌ“　レベルとなる。

第１０図は上記第２実施例に於けるＣＰＵ２側の構成認
識用コマンドに係る処理手順を示すフローチャート、第
１１図は上記実施例に於けるＣＰＵ２を除いた各ボード
（３，４Ａ、・・・）の構成認識用コマンドに係る処理
手順を示すフローチャートである。

ここて、上記第７図乃至第１１図を参照して本発明の第
２実施例に於ける動作を説明する。尚、ここでは説明の
便宜上、０３スロツト（ＳＬＯＴ＄０３　）を最終ボー
ド実装スロットとし、０１スロツト（ＳＬＯＴ＃０１　
）にＣＰＵ２．０２スロツト（ＳＬＯＴ８０２　）にメ
モリがそれぞれ実装され、０３スロツト（ＳＬＯＴ＃０
３　）に最終ボードとして１０コントローラ４Ａが実装
された場合を例にとって構成認識動作を説明する。

初期状態に於いて、バックパネル（Ｂ　Ｐ）上の各スロ
ット（ＳＬＯＴ＃ＯＬ、５ＬＯＴ１１０２．９ＬＯＴ善
０３　）の端子ａ、ｂの信号状態は、０１　（ｂ）＝０
２　（ａ）−“Ｈ”　、０２　　（ｂ）−０３（ａ）　
−“Ｈ−。

０３　（ｂ）−０４（ａ）−“Ｈ”となっており、又、
最終ボード認識信号端子Ｃと、ボード確認信号入力端子
ｄ１及びボード確認信号出力端子ｅの各信号状態は、０
１　（ｃ）＝０２　（ｃ）−０３（ｃ）−”Ｈ”　、０
１　（ｄ）−０２（ｅ）−”Ｌ”　、０２　（ｄ）−０
３（ｅ）−”Ｌ−。

０３　（ｄ）−０４（ｅ）−“Ｈ”　　（ここでは０４
スため）となっている。

この状態から、ＣＰＵ２は、第８図に示すフリップフロ
ップ２Ｉを“１“にセットし、同信号の反転出力を構成
認識コマンドによる応答を期待する（応答を促す）特定
信号２２として自スロット（ＳＬＯＴ＄０１　）の特定
信号入力端子すに送出し、構成認識用コマンドをシステ
ムバス１上へ送出する。

これにより、上記各スロット（ＳＬＯＴＩＩｏｌ、５Ｌ
ＯＴｌ１０２゜５ＬＯＴｌｔ０３　）の端子ａ、ｂの信
号状態は、０１（ｂ）−０２（ａ）−“Ｌ″に変遷する
（第１０図ステップＳ２１．　５２２）。

又、この際、ＣＰＵ２は、上記構成認識用コマンドをシ
ステムバスｌに送出した時点から予め定められた一定時
間をもって応答情報が返送されるまでの時間監視を行な
い、同設定時間内に応答情報が返送されないとき当該ス
ロットの実装ボードが故障であることを認識する。

メモリ３．ＩＯコントローラ４Ａは共に、上記システム
バスｌ上の構成認識用コマンドを解釈するが、自ボード
が応答すべきか否かを次の手順で判断する。

先ず、メモリ３．■０コントローラ４Ａはそれぞれ自ボ
ード内に設けられた第９図に示すフリップフロップ４２
の状態を確認する。

ここでフリップフロップ４２が“１″ならば、既に自ボ
ードが応答済みであることを認識して上記構成認識用コ
マンドに対しその応答を行なわない（第１１図ステップ
Ｓ３１．５３２）。

又、上記フリップフロップ４２が“０”　（リセット状
態）ならば、自ボードの端子ａの状態信号４１をチエツ
クする（第１１図ステップ５３３）。

この際、端子ａ、ｂの信号状態は、上記した如く、０１
　（ｂ）−０２（ａ）−“Ｌ”に変遷しているため、０
２スロツト（ＳＬＯＴＩＩＯ２）に実装されたメモリ３
は、自ボードの実装スロット番号（ここでは５ＬＯＴ１
１０２　）と、ボードの種類、レビジョン（Ｒｅｖ＞、
メモリサイズ等の情報をシステムバス１経由でＣＰＵ２
へ送出する（第１１図ステップ５３４）。

ＣＰＵ２はこの応答情報から、０２スロツトＣ３ＬＯＴ
＃０２　）にメモリ３が実装されていることを認識する
（第１０図ステップ５２３）。

又、ＣＰＵ２は一定時間をもって応答情報が返送されな
いとき当該スロットの実装ボード、即ち０２スロツトに
実装されたメモリ３が故障であることを認識するが、こ
こではメモリ３が正常に動作しているものとする。

メモリ３は上記コマンドの応答情報をＣＰＵ２へ送出し
た後、自ボード内のフリップフロップ４２を“１”にセ
ットする。これにより、端子ａ、　　ｂの信号状態は、
０２　（ｂ）−０３（ａ）−“Ｌ”に変遷する（第１１
図ステップ５３５）。

更にメモリ３は自ボードのボード確認信号入力端子ｄの
信号状態をチエツクする（第１１図ステップ８３６）。

ここでは、０２　（ｄ）−０３（ｅ）　Ｉ−“Ｌ”とな
っており、後続のスロットにボードが実装されている（
この例では０３スロツト（ＳＬＯＴｌｔ０３　）に１０
コントローラ４Ａが実装されている）ことを確認して、
以後は、０２　（ａ）−“Ｈ”となるまで待つ。

ＣＰＵ２は、０２スロツト（ＳＬＯＴ＃０２　）に実装
されたメモリ３からの応答情報受信後、自スロットの最
終ボード認識信号端子Ｃの信号状態をチエツクする（第
１０図ステップ５２４）。

ここでは第８図に示す最終ボード認識状態信号２３が′
Ｌ“であることから、ＣＰＵ２は未だ構成認識用コマン
ドの応答をしていないボードが存在することを認識して
、再度、構成認識用コマンドをシステムバスｌ上へ送出
する（第１０図ステップ５２２）。

２回目の構成認識用コマンドに対して、０２スロツト（
ＳＬＯＴｌｔ０２　）に実装されたメモリ３は、自ボー
ドのフリップフロップ４２がセット（“１”）状態にあ
るので応答しない。

しかし、０３スロツト（ＳＬＯＴＩＩ０３　）に実装さ
れたＩＯコントローラ４Ａは、０３　（ａ）−Ｌ″で、
かつフリップフロップ４２がリセット（“０”）状態に
あるため、自ボードの実装スロット番号（ここでは５Ｌ
ＯＴｌｔ０３　）と、ボードの種類、レビジョン（Ｒｅ
ｖ）等の情報をシステムバス１経由てＣＰＵ２へ送出し
、更に自ボードのフリップフロップ４２を“１“にセッ
トする。これにより、端子ａ、ｂの信号状態は、０３　
（ｂ）−０４（ａ）−“Ｌ”に変遷する（第１１図ステ
ップＳ３４゜５３５）。

ＣＰＵ２はこの応答情報から、０３スロツト（ＳＬＯＴ
＃０３　）にＩＯコントローラ４Ａが実装されているこ
とを認識する（第１０図ステップ５２３）。

上記０３スロツト（ＳＬＯＴｌｔ０３　）に実装された
１０コントローラ４Ａは、更に、自スロットのボード確
認信号入力端子ｄの信号状態をチエツクする（第１１図
ステップ８３６）。

ここでは後続する０４スロツト（ＳＬＯＴＩ：０４　）
にボードが実装されていないことから、０３　（ｄ）−
０４（ｅ）−“Ｈ″となっている。この信号状態から１
０コントローラ４Ａは後続する０４スロツト（ＳＬＯＴ
ｌ１０４　）にボードが実装されていないことを認識し
て、第９図に示すフリップフロップ４４をセットする。

これにより、最終ボード認識信号端子Ｃの信号状態は、
０３　（ｃ）＝０２　（ｃ）−０１（ｃ）−“Ｌｍに変
遷する（第１１図ステップ５３７）。

ＣＰＵ２は、上記０３スロツト（５ＬＯＴ婁０３）に実
装された■０コントローラ４Ａからの応答情報を受信後
、自スロットの最終ボード認識信号端子Ｃの信号状態を
チエツクする（第１０図ステップ５２４）。

ここでは、０１　（ｃ）−“Ｌｍとなっていることから
、全スロット（５ＬＯＴ答０１．５ＬＯＴ婁０２，５Ｌ
ＯＴｔ０３　＞の実装ボードに対する構成認識の情報収
集を終了したことを認識し、初期化のためにフリップフ
ロップ２１をリセット（“０”）状態にする。これによ
り、端子ａ、ｂの信号状態は、０１（ｂ）−０２（ａ）
−“Ｈ”に変遷する（第１０図ステップ５２５）。

０２スロツト（ＳＬＯＴｌ１０２　）に実装されたメモ
リ３は、自ボードの特定信号入力端子ａの状態を確認し
、同端子ａが０２　（ａ）−“Ｈ″となっていることを
認識すると、自ボードのフリップフロップ４２をリセッ
ト（“０”）状態にする。これにより、端子ａ、ｂの信
号状態は、０２　（ｂ）−０３（ａ）−“Ｈ”に変遷す
る。同様に、０３スロツト（ＳＬＯＴ＃０３　）に実装
された１０コントローラ４Ａも自ボードの特定信号入力
端子ａの状態を確認し、同端子ａが０３　（ａ）−“Ｈ
”となっていることを認識すると、自ボードのフリップ
フロップ４２をリセット（“０”）状態にする。これに
より、端子ａ、ｂの信号状態は、０３　（ｂ）−０４（
ａ）−“Ｈ″に変遷する。更に１０コントローラ４Ａは
自ボードが最終ボードであるので、第９図に示すフリッ
プフロップ４４もリセット（“０”）状態にする。これ
により０３　（ｃ）−０２（ｃ）−０１（ｃ）−“Ｈ”
に変遷する。（第１１図ステップ３３ｇ、　　Ｓ　３９
）。

以上で構成認識用コマンドによる構成認識処理が終了す
る。

上記したような構成認識処理により、上述した第１実施
例に比してＣＰＵ２の処理能率を向上し、かつタイムア
ウトによるボードの置忘故障検出機能を備えて、バック
パネル（Ｂ　Ｐ）上の各スロット（５ＬＯＴｔ０１．５
ＬＯＴ婁０２．５ＬＯＴ＄０３．・・・）と、そのスロ
ットに実装されたボードの種類（メモリボード。

１０コントローラボード等）、更には各ボードのレヒシ
ョン（Ｒｅｖ）等のステータスを応答情報としてシステ
ムをダウンさせることなく容易かつ迅速に把握できる。

［発明の効果］以上詳記したように本発明の構成認識方式によれば、Ｃ
ＰＵボードを含む複数種の機能ボードが実装される多数
個のスロットを有してなるシステムバス構造の計算機シ
ステムに於いて、上記各スロットに設けられた特定信号
入力端及び特定信号出力端と、上記システムバス上に構
成認識のための特定のコマンドを送出する手段及び同コ
マンドに対する応答を促す特定信号を発生する手段を有
してなるＣＰＵボードと、同ＣＰＵボードが実装される
スロットを先頭に上記各スロ・ソトの特定信号出力端を
次段スロットの特定信号入力端に受け渡す信号路と、自
スロットの上記特定信号入力端が応答を促す信号状態に
あるとき上記コマンドの応答データを上記システムバス
上に送出し、自スロットの上記特定信号出力端を介して
次段スロットの特定信号入力端に応答を促す信号を受け
渡す手段とを有して、上記ＣＰＵが上記スロットに実装
されたボードの応答データをもとにシステム構成を認識
する構成としたことにより、本体系バックパネルの各ス
ロットに、いずれの機能ボードが実装されているかを容
易かつ迅速にしかも高い信頼性をもって認識することが
できる。

また、本発明によれば、ＣＰＵボードを含む複数種の機
能ボードが実装される多数個のスロ・ソトを有してなる
システムバス構造の計算機システムに於いて、上記各ス
ロットに設けられた特定信号入力端、特定信号出力端、
ボード確認信号出力端、ボード確認信号入力端、及び最
終ボード認識信号端と、上記システムバス上に構成認識
のための特定のコマンドを送出する手段及び同コマンド
に対する応答を促す特定信号を発生する手段を有してな
るＣＰＵボードと、同ＣＰＵボードが実装されるスロッ
トを先頭に上記各スロットの特定信号出力端を次段スロ
ットの特定信号入力端に受け渡す第１の信号路と、自ス
ロットの上記特定信号入力端が応答を促す信号状態にあ
るとき上記コマンドの応答データを上記システムバス上
に送出し、自スロットの上記特定信号出力端を介して次
段スロットの特定信号入力端に応答を促す信号を受け渡
す手段と、自スロットにボードか実装されているとき、
自スロットの上記ボード確認信号出力端をボードの実装
を示す信号状態に設定する手段と、上記ボード確認信号
出力端の信号を前段スロットの上記ボード確認信号入力
端に受け渡す第２の信号路と、自スロットの上記ボード
確認信号入力端がボードの実装を示す信号状態にないと
き上記コマンドの応答に従い自スロットの最終ボード認
識信号端に最終ボードを示す信号を送出する手段と、上
記各スロットの最終ボード認識信号端の信号を上記ＣＰ
Ｕに通知する第３の信号路とを有し、上記ＣＰＵが上記
スロットに実装されたボードの応答データ及び最終ボー
ド認識信号をもとにシステム構成を認識する構成とした
ことにより、本体系バックパネルの各スロットにいずれ
の機能ホードが実装されているかをより迅速に能率良く
認識でき、システム据付けやメモリ増設等の作業を容易
にしかも円滑に実行できる。

【図面の簡単な説明】

第１図は本発明の第１実施例、及び第２実施例に於ける
システム構成を示すブロック図、第２図は上記第１実施
例に於けるバックパネルの端子接続構成を示す図、第３
図は上記第１実施例に於けるＣＰＵのシステムバスイン
ターフェイス回路の構成を示すブロック図、第４図は上
記第１実施例に於けるＣＰＵを除いた各種ボードのシス
テムバスインターフェイス回路の構成を示すブロック図
、第５図及び第６図はそれぞれ上記第１実施例の処理フ
ローを示すフローチャート、第７図は上記第２実施例に
於けるバックパネルの端子接続構成を示す図、第８図は
上記第２実施例に於けるＣＰＵのシステムバスインター
フェイス回路の構成を示すプロ・シフ図、第９図は上記
第２実施例に於けるＣＰＵを除いた各種ボードのシステ
ムバスインターフェイス回路の構成を示すブロック図、
第１０図及び第１１図はそれぞれ上記第２実施例の処理
フローを示すフローチャートである。 ■・・・システムバス、２・・・ＣＰＵ、３・・・メモ
リ、４Ａ・・・ＩＯコントローラ、２１．４２．４４・
・・フリップフロップ、ＢＰ・・・バックパネル。出願人代理人　弁理士　鈴江武彦第　５　図第８図

Claims

【特許請求の範囲】

（１）、ＣＰＵボードを含む複数種の機能ボードが実装
される多数個のスロットを有してなるシステムバス構造
の計算機システムに於いて、上記各スロットに設けられ
た特定信号入力端及び特定信号出力端と、上記システム
バス上に構成認識のための特定のコマンドを送出する手
段及び同コマンドに対する応答を促す特定信号を発生す
る手段を有してなるＣＰＵボードと、同ＣＰＵボードが
実装されるスロットを先頭に上記各スロットの特定信号
出力端を次段スロットの特定信号入力端に受け渡す信号
路と、自スロットの上記特定信号入力端が応答を促す信
号状態にあるとき上記コマンドの応答データを上記シス
テムバス上に送出し、自スロットの上記特定信号出力端
を介して次段スロットの特定信号入力端に応答を促す信
号を受け渡す手段とを具備し、上記ＣＰＵが上記スロッ
トに実装されたボードの応答データをもとにシステム構
成を認識することを特徴とした構成認識方式。
（２）、ＣＰＵボードを含む複数種の機能ボードが実装
される多数個のスロットを有してなるシステムバス構造
の計算機システムに於いて、上記各スロットに設けられ
た特定信号入力端、特定信号出力端、ボード確認信号出
力端、ボード確認信号入力端、及び最終ボード認識信号
端と、上記システムバス上に構成認識のための特定のコ
マンドを送出する手段及び同コマンドに対する応答を促
す特定信号を発生する手段を有してなるＣＰＵボードと
、同ＣＰＵボードが実装されるスロットを先頭に上記各
スロットの特定信号出力端を次段スロットの特定信号入
力端に受け渡す第１の信号路と、自スロットの上記特定
信号入力端が応答を促す信号状態にあるとき上記コマン
ドの応答データを上記システムバス上に送出し、自スロ
ットの上記特定信号出力端を介して次段スロットの特定
信号入力端に応答を促す信号を受け渡す手段と、自スロ
ットにボードか実装されているとき、自スロットの上記
ボード確認信号出力端をボードの実装を示す信号状態に
設定する手段と、上記ボード確認信号出力端の信号を前
段スロットの上記ボード確認信号入力端に受け渡す第２
の信号路と、自スロットの上記ボード確認信号入力端が
ボードの実装を示す信号状態にないとき上記コマンドの
応答に従い自スロットの最終ボード認識信号端に最終ボ
ードを示す信号を送出する手段と、上記各スロットの最
終ボード認識信号端の信号を上記ＣＰＵに通知する第３
の信号路とを具備し、上記ＣＰＵが上記スロットに実装
されたボードの応答データ及び最終ボード認識信号をも
とにシステム構成を認識することを特徴とした構成認識
方式。