JPH01198471A - 半導体デバイスのゲート電極薄膜形成用スパッタリング・ターゲット材 - Google Patents

半導体デバイスのゲート電極薄膜形成用スパッタリング・ターゲット材

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JPH01198471A
JPH01198471A JP2462988A JP2462988A JPH01198471A JP H01198471 A JPH01198471 A JP H01198471A JP 2462988 A JP2462988 A JP 2462988A JP 2462988 A JP2462988 A JP 2462988A JP H01198471 A JPH01198471 A JP H01198471A
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JP
Japan
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target material
sputtering
thin film
gate electrode
free
Prior art date
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Pending
Application number
JP2462988A
Other languages
English (en)
Inventor
Masashi Komabayashi
正士 駒林
Rie Mori
理恵 森
Yoshio Murakami
義男 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Metal Corp
Original Assignee
Mitsubishi Metal Corp
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Filing date
Publication date
Application filed by Mitsubishi Metal Corp filed Critical Mitsubishi Metal Corp
Priority to JP2462988A priority Critical patent/JPH01198471A/ja
Publication of JPH01198471A publication Critical patent/JPH01198471A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばMOS−FET型半導体デバイスの
ゲート電極薄膜をスパッタリングにより形成する際に用
いられるターゲツト材に関するものである。
〔従来の技術〕
従来、一般に半導体デバイスのゲート電極薄膜は、まず
、WSi   (2<x≦3、通常x : 2.8)の
組成、すなわち組成式: W S l 2の金属間化合
物からなる素地に遊離Slが分散した組織を有するター
ゲツト材を用い、スパッタリングにより、例えばSl基
体の表面に非晶質(アモルファス)のWSi  薄膜を
形成し、ついで、このWSix薄膜に熱処理を施して、
薄膜を多結晶のW S l 2とし、余分のSiをSi
基体中に拡散させることによって形成されている。
〔発明が解決しようとする課題〕
また、上記のスパッタリングによるWSi  薄膜の形
成に際しては、ターゲツト材における遊離S1相が絶縁
相となるため、スパッタ中に遊離Sl相部分で異常放電
現象が発生し、この異常放電が原因で2000〜300
0人の厚さの薄膜中に、この膜厚に対して相対的に大き
な直径=0.5〜4.cuo程度のパーティクル(異質
粒)が形成されるようになり、このWSi  薄膜表面
より突出したパーティクルは熱処理後もそのままの状態
で存在するものである。
このような状態で、W S i 2薄膜表面に印刷回路
を形成する場合、通常の集積度では問題はないが、近年
の半導体デバイスの高集積化に伴って印刷回路が高密度
化すると共に、細線化すると、このパーティクルが原因
で回路に断線が生じ、きわめて生産歩留の低いものとな
っている。
〔課題を解決するための手段〕
そこで、本発明者等は、上述のような観点から、WSi
  薄膜のスパッタリングによる形成に際して、印刷回
路の断線原因となるパーティクルの発生を抑制できるタ
ーゲツト材を開発すべく研究を行なった結果、従来のタ
ーゲツト材にP(りん)成分を2 ppm〜0.2重量
%含有させると、含有P成分は、素地のW S l Z
中には固溶せず、遊離S1相に濃縮固溶し、この遊離S
1相中のP含有量はloppm〜1%にもなるため、こ
のP含有の遊離S1相はきわめて良好な導電性をもつよ
うになることから、スパッタ時における異常放電が著し
く抑制されるようになり、この結果WSi  薄膜中で
のパーティクル発生が抑制されるようになり、さらに上
記の通りW S l 2中にP成分は固溶しないから、
遊離S1相中のP成分は、後工程の熱処理時に、Siと
共に81基体中に拡散し、WS12薄膜中には存在しな
くなることから、W S l 2薄膜は何らの影響も受
けないという知見を得たのである。
この発明は、上記知見にもとづいてなされたものであっ
て、組成式: W S l 2の金属間化合物からなる
素地に遊離Siが分散する組織を有するスパッタリング
・ターゲット材に、2pp−〜0.2重。
量%のP成分を含有させてなる半導体デバイスのゲート
電極薄膜形成用スパッタリング・ターゲット材に特徴を
有するものである。
なお、この発明のターゲツト材において、P含有量を2
 ppm〜0.2重量%と限定したのは、その含有量が
2pp■未満では、遊離Si中のP含有量が10ppm
未満となる場合が発生し、このように遊離Sl相中のP
含有量が10ppm未満の場合には所望のすぐれた導電
性を確保することができず、−方その含有量が0.2f
fiffi%を越えると、遊離S1相中のP含有量が固
溶限である1tIfffi%を越えて高くなる場合が生
じ、このように遊離Si中のP含有量が1重量%を越え
ても導電性により一層の向上効果は現われないという理
由によるものである。
〔実 施 例〕
つぎに、この発明のターゲツト材を実施例により具体的
に説明する。
原料粉末として、いずれも2〜lO−の範囲内の平均粒
径を有する高純度W粉末(純度: 99.999%)、
高純度Si粉末(純度: 99.999%)、それぞれ
P含有量が、重量%(以下%は重量%を示す)で、0.
01%、 0.05%、0.1%、0.5%、および0
.9%の5種類の5t−p合金粉末を用意し、これら原
料粉末を組成式:WSi2.6を基準にして配合し、V
型ミキサーにて30分分間式混合した後、真空中、温度
? 1250℃に30分間保持の条件で焼成し、ついで
ショークラッシャにて粗粉砕し、ボールミルにて2時間
の微粉砕を行なった後、黒鉛型を用いて温度: 137
0℃、圧カニ 150kg/cシの焼結条件で真空ホッ
トプレスを行ない、研削加工を施すことにより、直径:
125nosX厚さ:5usの寸法を有し、かつ第1表
に示されるP含有量の本発明ターゲツト材1〜8、およ
びP成分を含有しない従来ターゲツト材をそれぞれ製造
した。
第    1    表 つぎに、この結果得られた各種のターゲツト材を用いて
、Arガス圧: 3 X LO’torr、放電電圧二
500vの条件で直流スパッタリングを行ない、基体と
しての直径: locmの81ウエハーの表面に厚さ:
 2000人のWSi、6薄膜を形成し、この薄膜にお
ける直径=2虜以上のパーティクル数をWIS装置を用
いて測定した。
このWIS装置は、薄膜表面にレーザー光を走査させ、
乱反射してくるレーザー光をカウントす!      
  ることによりパーティクルの直径を1#1定するも
のである。これらの測定結果を第1表に示した。
〔発明の効果〕
第1表に示される結果から、本発明ターゲツト材1〜8
を用いた場合、いずれも薄膜中のパーティクルの発生数
が相対的に減少して直径:2−以上の大径のパーティク
ルの発生数がP成分を含有しない従来ターゲツト材を用
いた場合に比して著しく少ないことが明らかである。
上述のように、この発明のスパッタリング・ターゲット
材によれば、パーティクルの発生がきわめて少なく、特
に直径:2gn以上の大径のパーティクルが著しく少な
い薄膜を形成することができ、したがって、集積度の高
い半導体デバイスのゲート電極薄膜の形成に用いても印
刷回路の断線がなく、生産歩留の向上に寄与するなど工
業上有用な効果がもたらされるのである;

Claims (1)

    【特許請求の範囲】
  1. (1)組成式:WSi_2の金属間化合物からなる素地
    に遊離Siが分散する組織を有するスパッタリング・タ
    ーゲット材に、2ppm〜0.2重量%のP成分を含有
    させてなる半導体デバイスのゲート電極薄膜形成用スパ
    ッタリング・ターゲット材。
JP2462988A 1988-02-04 1988-02-04 半導体デバイスのゲート電極薄膜形成用スパッタリング・ターゲット材 Pending JPH01198471A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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