JPH01198112A - 電流センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流センスアンプ回路、特に、半導体記憶装置
の電流センスアンプ回路に関する。

〔従来の技術〕

通常、電流センスアンプ回路は、半導体記憶装置内の半
導体記憶部に流れる微少な電流を感知する出力部に使用
され、半導体記憶部の記憶情報によって微少な電流が流
れるか流れないかを認識し電気的にハイレベル又はロー
レベルを出力するためのものである。

従来、この釉の電流センスアンプ回路は、第３図に示す
様に、半導体記憶部のメモリセル６のドレイン１１ｔｌ
ｌＣ（以下、デジットＩｖｊ）とデジット線にシリアル
に接続されたＮチャンネルトランジスタ５（以下、Ｙセ
レクタ）の接続点Ｂに電流センスアンプ回路を接続する
構成として使用され、入力端子ＡＩ、Ａ２にハイレベル
が入力された場合、半導体記憶部のメモリセル６か選択
され、メモリセル６が動作状態、Ｙセレクタが動作状態
となシ、各接続点の動作を第４図に示す様に接続点Ｂの
レベルがデジット線の寄生容量８を充電するために一瞬
にしてローレベルへ低下し、デジット線の寄生容量８の
充電完了後もメモリセル６が動作状態であるため接続点
Ｂはローレベルとなる。又、接続点Ａのレベルも接竺点
Ｂのレベルに追従する様にデジット線の寄生容量８の充
電期間にローレベルへ低下し充電完了後もローレベルと
なシ、Ｐチャンネルトランジスタ１．２が動作状態とな
る。

又、通常、Ｐチャンネルトランジスタ２の電流を流せる
能力（以下、　ｇｍｐ）と、Ｎチャンネルトランジスタ
４の電流を流せる能力（以下、　、ｌｉ’ｍＮ）の比に
よって、接続点りのレベルが変化し、　、！ｉ’ｍｐ＞
！ｉｍＮの時、接続点りのレベルはハイレベルが出力さ
れ、　Ｉｍｐ＜　９ｍＮの時、接続点りのレベルはロー
レベルとなる様に設計することＫよシ、前記の様にＰチ
ャンネルトランジスタ２が動作状態となった時、Ｉｍｐ
＞　ＩｌｍＮとなシ、接ｉ点りはハイレベルを出力する
。

入力端子ＡＩ、Ａ３にハイレベルが入力された場合、半
導体記憶部のメモリセルフ（Ｎチャンネルトランジスタ
がない所）が選択され、Ｙセレクタが動作状態となり、
各接続点の動作を第５図に示す様に接続点Ｂのレベルが
デジット線の寄生容［８を充電するために一瞬、ローレ
ベルへ低下し、デジット線の寄生容量８を充電完了後ハ
イレベルとなる。又、接続点Ａのレベルも接続点Ｂのレ
ベルに追従する様にデジット線の寄生容量８の充電期間
中ローレベルへ低下し、充電完了後ハイレベルとなシ、
Ｐチャンネルトランジスタ１，２の電流を流せる能力が
悪くなシ、Ｉｍｐ＜　！１ｍＮとなシ接Ｍ点りのレベル
はローレベルとなる。

〔発明か解決しようとする課題〕

上述した従来の電流センスアンプ回路は、半導体記憶部
にＮチャンネルトランジスタ（以下メモリセル）かない
場合を選択した場合、デジット線の寄生容量の充電のた
め一瞬、電流センスアンプ回路の出力はハイレベルとな
シ、デジット線の寄生容量の充電中、ハイレベルが出力
される。充電完了後、電流センスアンプ回路はローレベ
ルの正常なレベルを出力するため、半導体記憶装置の第
３図のｔＡｃｔ　（以下、アクセスタイム）が長くなる
欠点がある。又、Ｎチャンネルトランジスタ３のゲート
のレベルは電源レベルと接地レベルの中間？ベル付近に
あるため、Ｎチャンネルトランジスタ３の相互コンダク
タンスが悪く、デジット線の寄生容量の充電時間が長く
なシアクセスタイムが大きくな゛る。

本発明の目的は、以上の欠点を緩和し、アクセスタイム
のスピードアップを計ることができる電流センスアンプ
回路を提供するととＫある。

〔課題を解決するための手段〕

本発明の電流センスアンプ回路は、パル誠信号を入力す
る相補性ＮＡＮＤ回路と、該相補性ＮＡＮ　Ｄ回路の出
力信号をゲート電極入力信号とするＮチャンネルトラン
ジスタ゛と該Ｎチャンネルトランジスタのドレイン電極
に接続するＰチャンネルトランジスタによるカレントミ
ラー回路及びカレントミラー回路に接続するＮチャンネ
ルトランジスタで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例の回路図である。

第４図は、半導体記憶部のメモリセルがない所を選択し
た時の第１図の各接続点の動作を示す。又、点線は、従
来からの電流センスアンプ回路の動作を示し、実線は第
１図の動作を示す。

第１図において、ＩＮはパルス入力信号用の入力端子で
ある。ＶＤＤは電源電位ｅ　ｖｒｅｆは基準電位、１．
２ｄＰチヤンネルトランジスタであシ、カレントミラー
回路を構成する。３，４．５はＮチャンネルトランジス
タであシ、Ｐチャンネルトランジスタ２とＮチャンネル
トランジスタ４でレシオインバータを構成する。又％Ｐ
チャンネルトランジスタ２の電流を流す能力（以下ｓ　
ＩＩｍｐｔ　）〉Ｎチャンネルトランジスタ４の電流を
流す能力（以下ｓ　ｌｌｍＮ１　）の時、接続点Ｉのレ
ベルはノーイレベルが出力される。又％　１１ｒｎＰ　
１　＜　９ｔｎＮ　１の時、接続点ｌのレベルはローレ
ベルが出力される。９は相補性ＮＡＮｉ）回路（以下フ
ィードバックＮＡＮＤ回路）である。８はデジット線の
寄生容量である。

７は、半導体記憶部のメモリセル（Ｎチャンネルトラン
ジスタがない所）ことを示す。

第２図のタイミングチャートを参照して本実施例の第１
図の電流センスアンプ回路の動作を説明するＯ 入力端子Ａ４がローレベルからハイレベルへ変化すると
同時に入力端子ＩＮを一瞬ローレベルとする。入力端子
ＩＮがローレベルの期間中、フィードバックＮＡＮＤ回
路９の出力信号Ｈはノ・イレペルすなわち′電源電位が
出力され、Ｎチャンネルトランジスタ１０のゲートへ入
力される。従来からの電流センスアンプ回路のＮチャン
ネルトランジスタ３のゲートのレベルは電源電位と接地
電位の中間レベルであるが、第１図の電流センスアンプ
回路のＮチャンネルトランジスタ１０のゲートのレベル
は、入力信号ＩＮがローレベル期間中は、電源電位であ
るため、Ｎチャンネルトランジスタ１０の電流を流せる
能力は良くなり、Ｎチャンネルトランジスタ１０に流れ
る電流が大きくな夛。

デジット線の寄生容量８を充電する期間が短期間に行な
われる。すなわち、入力端子Ａ４がローレベルからハイ
レベルへ変化した時、接続点Ｅ、Ｆは一瞬ローレベルへ
低下するが、デジット線の寄生容量８の充電がすばやく
行なわれるため、接続点Ｅ、Ｆは速くハイレベルとなシ
、Ｐチャンネルトランジスタ１，２の相互コンダクタン
スが悪くなり、Ｐチャンネルトランジスタ２の９ｍｐｔ
（Ｎチャンネルトランジスタ４の９ｍＮｔとなるので出
力ｌはローレベルが出力される。又、半導体記憶部のメ
モリセルのＮチャンネルトランジスタが有る所を選択し
た時も同じく、入力端子ＩＮを、−瞬ローレベルとした
時、デジット線の寄生容量８の充電が速く行なわれ、入
力信号ＩＮがローレベルからハイレベルとなった時、メ
モリセルのへチャンネルトランジスタは動作状態となっ
ているのでデジット線はすぐにローレベルへ低下し、電
流センスアンプ回路の出力Ｉはハイレベルとなる。

半導体記憶部は、Ｎチャンネルトランジスタのメモリセ
ルを使用したが、Ｐ−ＲＯＭの半導体メモリセルでも同
じ効果が得られ、全ての半導体メモリセルに効果がある
。

〔発明の効果〕

以上説明したように本発明は、ＭＯＳＦＥＴで構成され
る半導体集積回路の電流センスアンプ回路に、パルス信
号を入力することによシ、通常の電流センスアンプよシ
も格段に高速の読み取シができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示す波形図、第３図は従来例の回路図、第４図、
第５図は第３図の動作を示す波形図である。 ＩＮ・・・パルス入力端子、Ａｔ、Ａ２．Ａ３．Ａ４゜
Ａ５・・・メモリセル選択入力端子、Ｄ、Ｉ・・・電流
センスアンプ回路の出力信号、Ｈ・・・相補性ＮＡＮＩ
）回路の出力信号、１，２・・・Ｐチャンネルトランジ
スタ、３，４．５・・・Ｎチャンネルトランジスタ、８
・・・デジット線の寄生容量、６，７・・・半導体メモ
リセル、１７・・・相補性インバータ、１１・・・相補
性ＮＡＮＤ回路、’ＡＣＩ　＋　’ＡＣ２＋　’ＡＣ３
・・・アクセスタイム。

Claims (1)

【特許請求の範囲】
1. 　パルス信号を入力する相補性ＮＡＮＤ回路と、該相補
   性ＮＡＮＤ回路の出力信号をゲート電極入力信号とする
   Ｎチャンネルトランジスタと、該Ｎチャンネルトランジ
   スタのドレイン電極に接続するＰチャンネルトランジス
   タによるカレントミラー回路と、このカレントミラー回
   路に接続するＮチャンネルトランジスタとで構成するこ
   とを特徴とする電流センスアンプ回路。