JPH01192124A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01192124A JPH01192124A JP1779688A JP1779688A JPH01192124A JP H01192124 A JPH01192124 A JP H01192124A JP 1779688 A JP1779688 A JP 1779688A JP 1779688 A JP1779688 A JP 1779688A JP H01192124 A JPH01192124 A JP H01192124A
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- frame
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L2924/30—Technical effects
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- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路チップを接着剤を介してフ
レーム上に実装する半導体装置に関する。
レーム上に実装する半導体装置に関する。
第３図は従来の半導体装置Ａを示す断面図である。その
構造を製造手順に沿って説明すると、まず、上面の滑ら
かなフレーム１上に、樹脂または半田等の接着剤２を塗
布し、接着剤２上にシリコン等で構成される半導体集積
回路チップ３を搭載する。その優、図示しない乾燥炉で
接着剤２を加熱処理して硬化させる。
構造を製造手順に沿って説明すると、まず、上面の滑ら
かなフレーム１上に、樹脂または半田等の接着剤２を塗
布し、接着剤２上にシリコン等で構成される半導体集積
回路チップ３を搭載する。その優、図示しない乾燥炉で
接着剤２を加熱処理して硬化させる。
しかしながら、従来の半導体装＠Ａでは、フレーム１の
接着剤２の塗布面が滑らかに仕上げられているため、熱
硬化前の流動性を有する接着剤２上に半導体集積回路チ
ップ３が搭載された際に、チップ３が容易に移動して位
置ずれしやすいという問題があった。
接着剤２の塗布面が滑らかに仕上げられているため、熱
硬化前の流動性を有する接着剤２上に半導体集積回路チ
ップ３が搭載された際に、チップ３が容易に移動して位
置ずれしやすいという問題があった。
また、半導体集積回路デツプ３は一般に接着剤２よりも
熱膨張係数が小さいため、接着剤２を加熱硬化させる際
に、第３図矢符ａに示す応力が半導体集積回路チップ３
内部に発生する。この結果、第４図に示すように半導体
集積回路チップ３に反りが生じ、ひどくなると割れが生
じるという問題があった。
熱膨張係数が小さいため、接着剤２を加熱硬化させる際
に、第３図矢符ａに示す応力が半導体集積回路チップ３
内部に発生する。この結果、第４図に示すように半導体
集積回路チップ３に反りが生じ、ひどくなると割れが生
じるという問題があった。
この発明は、上記従来技術の問題を解消するためになさ
れたもので、半導体集積回路チップの取付位置の精度を
向上でき、しかも半導体集積回路チップに反り・割れが
生じない半導体装置を提供することを目的とする。
れたもので、半導体集積回路チップの取付位置の精度を
向上でき、しかも半導体集積回路チップに反り・割れが
生じない半導体装置を提供することを目的とする。
（課題を解決するための手段〕
この発明は、半導体集積回路チップを接着剤を介してフ
レーム上に実装する半導体装置であって、上記目的を達
成するため、前記フレームの前記接着剤の塗布面に窪を
形成している。
レーム上に実装する半導体装置であって、上記目的を達
成するため、前記フレームの前記接着剤の塗布面に窪を
形成している。
この発明における半導体装置は、フレームの接着剤の塗
布面に窪を形成しているため、フレームに塗布される接
着剤の一部が窪内に収容されて、接着剤硬化前には接着
剤の流動が制限されるとともに、接着剤加熱硬化時には
接着剤の熱膨張が制限される。
布面に窪を形成しているため、フレームに塗布される接
着剤の一部が窪内に収容されて、接着剤硬化前には接着
剤の流動が制限されるとともに、接着剤加熱硬化時には
接着剤の熱膨張が制限される。
第１図はこの発明の一実施例である半導体装置Ｂを示す
断面図、第２図はその半導体装置Ｂに適用されるフレー
ム４を示す平面図である。両図に示すように、この半導
体装置Ｂが上記第３図に示す従来の半導体装置Ａと相違
する点は、この半導体装置８には、そのダイパッド等の
フレーム４の接着剤５を塗布する面側に複数の半球形の
窪６が形成されている点のみである。その他の構成は上
記従来の半導体装置Ａと同様であるため、同一部分に同
一符号を付してその説明を省略する。
断面図、第２図はその半導体装置Ｂに適用されるフレー
ム４を示す平面図である。両図に示すように、この半導
体装置Ｂが上記第３図に示す従来の半導体装置Ａと相違
する点は、この半導体装置８には、そのダイパッド等の
フレーム４の接着剤５を塗布する面側に複数の半球形の
窪６が形成されている点のみである。その他の構成は上
記従来の半導体装置Ａと同様であるため、同一部分に同
一符号を付してその説明を省略する。
この半導体装置Ｂの製造は、上記従来の半導体装１１Ａ
と同様の手順で行なわれる。すなわち、まずフレーム４
の窪６が形成された面に樹脂または半田等の接着剤５を
塗布する。この場合、フレーム４の窪６内にも接着剤５
の一部が収容されることにより、接着剤５はフレーム４
上での流動が制限される。次に、接着剤５上に半導体集
積回路チップ３を搭載する。この場合、前述したように
窪６により接着剤５の流動が制限されているため、半導
体集積回路チップ３の位置ずれが防止される。
と同様の手順で行なわれる。すなわち、まずフレーム４
の窪６が形成された面に樹脂または半田等の接着剤５を
塗布する。この場合、フレーム４の窪６内にも接着剤５
の一部が収容されることにより、接着剤５はフレーム４
上での流動が制限される。次に、接着剤５上に半導体集
積回路チップ３を搭載する。この場合、前述したように
窪６により接着剤５の流動が制限されているため、半導
体集積回路チップ３の位置ずれが防止される。
次に、この状態で乾燥炉等により接着剤５を加熱硬化さ
せる。この場合、フレーム４の熱伝導性は半導体集積回
路チップ３の熱伝導性よりも高いため、接着剤５はフレ
ーム４側より硬化していく。
せる。この場合、フレーム４の熱伝導性は半導体集積回
路チップ３の熱伝導性よりも高いため、接着剤５はフレ
ーム４側より硬化していく。
すなわち、窪６内の接着剤５が早く硬化し、その硬化し
た接着剤５が窪６の内面に係止されることにより、接着
剤５の矢符す方向への膨張が制限されて、接着剤５内部
に、そのフレーム４との接触面から窪６の底部に向かう
応力Ｆ１．Ｆ２が発生する。これらの応力Ｆ１．Ｆ２は
ともに窪６の底部に向かっているため互いに打ち消し合
い、半導体集積回路チップ３にほとんど作用しなくなっ
て半導体集積回路チップ３に反り・割れが生じなくなる
。
た接着剤５が窪６の内面に係止されることにより、接着
剤５の矢符す方向への膨張が制限されて、接着剤５内部
に、そのフレーム４との接触面から窪６の底部に向かう
応力Ｆ１．Ｆ２が発生する。これらの応力Ｆ１．Ｆ２は
ともに窪６の底部に向かっているため互いに打ち消し合
い、半導体集積回路チップ３にほとんど作用しなくなっ
て半導体集積回路チップ３に反り・割れが生じなくなる
。
なお、フレーム４に形成される窪６の形状、配列１個数
は特に限定されない。
は特に限定されない。
以上のように、この発明の半導体装置によれば、そのフ
レームの接着剤の塗布面に窪を形成しているため、その
窪により接着剤の流動が制限されて接着剤上に搭載され
る半導体集積回路チップの取付位置の精度が向上すると
ともに、接着剤を加熱硬化させる際に接着剤の熱膨張が
制限されて、その熱膨張に起因する半導体集積回路チッ
プの反り・割れが生じないという効果が得られる。
レームの接着剤の塗布面に窪を形成しているため、その
窪により接着剤の流動が制限されて接着剤上に搭載され
る半導体集積回路チップの取付位置の精度が向上すると
ともに、接着剤を加熱硬化させる際に接着剤の熱膨張が
制限されて、その熱膨張に起因する半導体集積回路チッ
プの反り・割れが生じないという効果が得られる。
第１図はこの発明の一実施例である半導体装置を示す断
面図、第２図はその半導体装置に適用されるフレームを
示す平面図、第３図および第４図はそれぞれ従来の半導
体装置を示す断面図である。 図において、Ｂは半導体装置、３は半導体集積回路チッ
プ、４はフレーム、５は接着剤、６は窪である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 Ｂ Ｂ ： 手間１イ本 １起 Ｊ ３ ：
モ４＃１責面】シ１７フ。 ４： −ｙレ−Ａ ５： ｎｓｊ”ｌ
６：＠第２図 第３図
面図、第２図はその半導体装置に適用されるフレームを
示す平面図、第３図および第４図はそれぞれ従来の半導
体装置を示す断面図である。 図において、Ｂは半導体装置、３は半導体集積回路チッ
プ、４はフレーム、５は接着剤、６は窪である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 Ｂ Ｂ ： 手間１イ本 １起 Ｊ ３ ：
モ４＃１責面】シ１７フ。 ４： −ｙレ−Ａ ５： ｎｓｊ”ｌ
６：＠第２図 第３図
Claims (1)
- （１）半導体集積回路チップを接着剤を介してフレーム
上に実装する半導体装置において、前記フレームの前記
接着剤の塗布面に窪を形成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779688A JPH01192124A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779688A JPH01192124A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192124A true JPH01192124A (ja) | 1989-08-02 |
Family
ID=11953676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1779688A Pending JPH01192124A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
| EP2040295A3 (de) * | 2007-09-19 | 2011-11-02 | SEMIKRON Elektronik GmbH & Co. KG | Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement |
-
1988
- 1988-01-27 JP JP1779688A patent/JPH01192124A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
| EP2040295A3 (de) * | 2007-09-19 | 2011-11-02 | SEMIKRON Elektronik GmbH & Co. KG | Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement |
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