JPH01184533A - 主記憶のデータ変更方式 - Google Patents
主記憶のデータ変更方式Info
- Publication number
- JPH01184533A JPH01184533A JP63008675A JP867588A JPH01184533A JP H01184533 A JPH01184533 A JP H01184533A JP 63008675 A JP63008675 A JP 63008675A JP 867588 A JP867588 A JP 867588A JP H01184533 A JPH01184533 A JP H01184533A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- switching device
- sent
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000002715 modification method Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、主記憶装置に関し、特に主記憶のデータ変更
方式に関するものである。
方式に関するものである。
［従来の技術］
従来、この種の主記憶におけるデータの変更は、主記憶
がＲＯＭの場合に特に問題であった。
がＲＯＭの場合に特に問題であった。
その場合について第３図を例にとって示す。
第３図は、プログラムＡが主記憶空間中のアドレスαか
らβの間に格納されており、プログラムの修正によって
アドレスｃｌ、ｃ２．ｃ３の３ケ所に変更が生じた場合
を示している。従来の方式では変更部分を含むＲＯＭパ
ッケージを変更済み情報の入ったパッケージに交換する
ことによって主記憶データの変更を行ってあり、第３図
の場合では主記憶空間上のＲＯＭパッパッケージ−Ｒ７
のうち変更部分のアドレスｃｌ、ｃ２゜Ｃ３の記憶空間
を占めるＲＯＭパッケージＲ２゜Ｒ５，Ｒ７を変更済み
情報の書き込まれたものと交換する。
らβの間に格納されており、プログラムの修正によって
アドレスｃｌ、ｃ２．ｃ３の３ケ所に変更が生じた場合
を示している。従来の方式では変更部分を含むＲＯＭパ
ッケージを変更済み情報の入ったパッケージに交換する
ことによって主記憶データの変更を行ってあり、第３図
の場合では主記憶空間上のＲＯＭパッパッケージ−Ｒ７
のうち変更部分のアドレスｃｌ、ｃ２゜Ｃ３の記憶空間
を占めるＲＯＭパッケージＲ２゜Ｒ５，Ｒ７を変更済み
情報の書き込まれたものと交換する。
［発明が解決しようとする問題点］
−１−述した従来の主記憶のデータ変更方式では、上記
の如くプログラム中に変更が生じるとＲＯＭパッケージ
の交換処理を変更箇所ごとに行う必要があった。このよ
うな変更方式では、一部分の変更によって無駄になる記
憶領域が多すぎて不経済である上に、変更部分が増えれ
ばそれに比例してパッケージ変更のための作業量が増加
するという欠点がある。
の如くプログラム中に変更が生じるとＲＯＭパッケージ
の交換処理を変更箇所ごとに行う必要があった。このよ
うな変更方式では、一部分の変更によって無駄になる記
憶領域が多すぎて不経済である上に、変更部分が増えれ
ばそれに比例してパッケージ変更のための作業量が増加
するという欠点がある。
［問題点を解決するための手段］
上記従来の問題点を解決する本発明の主記憶のデータ変
更方式は、主記憶部に格納されたデータの部分的変更が
生じた場合に変更が生じたデータの格納先アドレスを設
定するキー部及び変更後のデータを設定するデータ部を
有してなる連想メモリと、該連想メモリと上記主記憶部
を選択する切替え装置とを備える構成としており、中央
処理装置から与えられる読み出しデータの格納先アドレ
スと連想メモリのキー部に設定されているデータの格納
先アドレスとが一致した場合、切替え装置によって連想
メモリのデータ部から得られる変更後のデータを選択す
る。これによって散在する複数のデータ変更が生じても
、連想メモリに変更が生じたデータとそのアドレスを追
加するだけでデータ変更を行うことができる。
更方式は、主記憶部に格納されたデータの部分的変更が
生じた場合に変更が生じたデータの格納先アドレスを設
定するキー部及び変更後のデータを設定するデータ部を
有してなる連想メモリと、該連想メモリと上記主記憶部
を選択する切替え装置とを備える構成としており、中央
処理装置から与えられる読み出しデータの格納先アドレ
スと連想メモリのキー部に設定されているデータの格納
先アドレスとが一致した場合、切替え装置によって連想
メモリのデータ部から得られる変更後のデータを選択す
る。これによって散在する複数のデータ変更が生じても
、連想メモリに変更が生じたデータとそのアドレスを追
加するだけでデータ変更を行うことができる。
［実施例］
次に、本発明の一実施例につ、いて図面を参照して詳細
に説明する。
に説明する。
第１図（ａ） 、 （ｂ）は本発明の一実施例を示すブ
ロック図であり、第１図（ａ）はデータ変更前第１図（
ｂ）はデータ変更後を図示したものである。
ロック図であり、第１図（ａ）はデータ変更前第１図（
ｂ）はデータ変更後を図示したものである。
ｌはｔ記憶装置の主記憶部であり、アドレスαからβま
での領域にプログラムＡが格納されている。２は連想メ
モリであり、キー部２ａとデータ部２ｂからなる。また
、３は主記憶部ｌと連想メモリ２を選択する切替え装置
である。
での領域にプログラムＡが格納されている。２は連想メ
モリであり、キー部２ａとデータ部２ｂからなる。また
、３は主記憶部ｌと連想メモリ２を選択する切替え装置
である。
中央処理装置から送られてくるアドレスはすべて主記憶
部ｌと連想メモリ２の双方に与えられる。主記憶部１で
は、送られてきたアドレスの該当番地に格納されている
データが取り出されてデータの選択を行う切替え装置３
に送られる。
部ｌと連想メモリ２の双方に与えられる。主記憶部１で
は、送られてきたアドレスの該当番地に格納されている
データが取り出されてデータの選択を行う切替え装置３
に送られる。
連想メモリ２側ではキー部２ａを参照して送られたアド
レスと一致した場合にのみデータ部２ｂからデータが取
り出され、主記憶部ｌ側と同様切替え装置３に送られる
。連想メモリ２は、第２図に構成を示すようにキー部２
ａとデータ部２ｂからなり、キー部２ａには変更が生じ
たデータの格納先アドレスが、データ部２ｂには変更後
のデータが格納される。
レスと一致した場合にのみデータ部２ｂからデータが取
り出され、主記憶部ｌ側と同様切替え装置３に送られる
。連想メモリ２は、第２図に構成を示すようにキー部２
ａとデータ部２ｂからなり、キー部２ａには変更が生じ
たデータの格納先アドレスが、データ部２ｂには変更後
のデータが格納される。
第１図（ａ）のようにキー部２ａの参照によってアドレ
スと一致するものが存在しないことが確認された場合、
連想メモリ２側では、何の動作も行われない。データ選
択を行う切替え装置３は、第１図（ａ）の場合主記憶部
１側のデータ１を選択する。
スと一致するものが存在しないことが確認された場合、
連想メモリ２側では、何の動作も行われない。データ選
択を行う切替え装置３は、第１図（ａ）の場合主記憶部
１側のデータ１を選択する。
第１図（ｂ）に示すように連想メモリ２のキー部２ａの
参照によってアドレスと一致するアドレスが存在する場
合、切替え装置３は連想メモリ２側から変更後の新しい
データ２を選択する。
参照によってアドレスと一致するアドレスが存在する場
合、切替え装置３は連想メモリ２側から変更後の新しい
データ２を選択する。
［発明の効果］
以上説明したように本発明の主記憶のデータ変更方式に
よれば、主記憶部に格納されたデータの部分的変更が生
じた場合に変更が生じたデータの格納先アドレスを設定
するキー部及び変更後のデータを設定するデータ部を有
してなる連想メモリと、該連想メモリと上記主記憶部を
選択する切替え装置とを備えることにより、主記憶のデ
ータ変更が連想メモリ上に必要とされるデータを設定す
ることによって可能となり、これによって主記憶におけ
るデータの変更を容易にすると共に、交換が必要なパッ
ケージの数を減少させることができるという効果がある
。
よれば、主記憶部に格納されたデータの部分的変更が生
じた場合に変更が生じたデータの格納先アドレスを設定
するキー部及び変更後のデータを設定するデータ部を有
してなる連想メモリと、該連想メモリと上記主記憶部を
選択する切替え装置とを備えることにより、主記憶のデ
ータ変更が連想メモリ上に必要とされるデータを設定す
ることによって可能となり、これによって主記憶におけ
るデータの変更を容易にすると共に、交換が必要なパッ
ケージの数を減少させることができるという効果がある
。
第１図（ａ） 、 （ｂ）は各々本発明の一実施例によ
る主記憶のデータ変更方式を表わしたブロック図、第２
図は第１図に用いられる連想メモリの構成図、第３図は
従来の主記憶のデータ変更方式を表わした図である。 １：主記憶部 ２：連想メモリ２ａ：キ
ー部 ２ｂ：データ部３：切替え装置
る主記憶のデータ変更方式を表わしたブロック図、第２
図は第１図に用いられる連想メモリの構成図、第３図は
従来の主記憶のデータ変更方式を表わした図である。 １：主記憶部 ２：連想メモリ２ａ：キ
ー部 ２ｂ：データ部３：切替え装置
Claims (1)
- 主記憶部に格納されたデータの部分的変更が生じた場
合に変更が生じたデータの格納先アドレスを設定するキ
ー部及び変更後のデータを設定するデータ部を有してな
る連想メモリと、該連想メモリと上記主記憶部を選択す
る切替え装置とを備えることを特徴とする主記憶のデー
タ変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008675A JPH01184533A (ja) | 1988-01-19 | 1988-01-19 | 主記憶のデータ変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008675A JPH01184533A (ja) | 1988-01-19 | 1988-01-19 | 主記憶のデータ変更方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184533A true JPH01184533A (ja) | 1989-07-24 |
Family
ID=11699507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008675A Pending JPH01184533A (ja) | 1988-01-19 | 1988-01-19 | 主記憶のデータ変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004318886A (ja) * | 2003-04-14 | 2004-11-11 | Arm Ltd | データ・アクセス要求再マッピング・システム |
| JP2005010897A (ja) * | 2003-06-17 | 2005-01-13 | Nec Corp | 計算機システム、計算機システム起動方法およびプログラム |
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| JP2012160131A (ja) * | 2011-02-02 | 2012-08-23 | Toyota Motor Corp | キャッシュメモリの制御装置、キャッシュメモリシステム、キャッシュメモリの制御装置の製造方法 |
-
1988
- 1988-01-19 JP JP63008675A patent/JPH01184533A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| JP2004318886A (ja) * | 2003-04-14 | 2004-11-11 | Arm Ltd | データ・アクセス要求再マッピング・システム |
| JP2005010897A (ja) * | 2003-06-17 | 2005-01-13 | Nec Corp | 計算機システム、計算機システム起動方法およびプログラム |
| JP2012160131A (ja) * | 2011-02-02 | 2012-08-23 | Toyota Motor Corp | キャッシュメモリの制御装置、キャッシュメモリシステム、キャッシュメモリの制御装置の製造方法 |
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