JPH01183752A - データ入出力制御装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はデータ入出力制御装置および方法に関し、さ
らに詳細にいえば、プロセッサと複数の入出力装置との
間におけるデータ授受を行なわせるためのデータ入出力
制御装置および方法に関する。

〈従来の技術、および発明が解決しようとする課題〉 従来から１つのプロセッサに対して複数個の入出力装置
を接続し、データの種類に対応させて何れかの入出力装
置とプロセッサとの間におけるデータ入出力を行なわせ
ることが一般的に行なわれている。

ところで、このようなデータ入出力を行なわせようとす
る場合には、プロセッサから何れかの入出力装置を指定
するためのアドレスデータを出力し、アドレスデータに
対応する入出力装置とプロセッサとの間におけるデータ
入出力を行なわせるのであるが、プロセッサと入出力装
置との処理速度の相違等を考慮して、第４図に示すよう
に、プロセッサ（１１）と各入出力装置（１２）との間
に入出力バッファ（１３）を介在させている。そして、
各人出カバッファ毎にウェイト回路（１４）を設けてお
くとともに、各ウェイト回路毎に、対応する入出力装置
（１２）に適合するウェイト数が設定されており、何れ
かの入出力バッファ（１３）を介して入出力装置（１２
）との間におけるデータ入出力を行なうべき状態が選択
された場合に、対応するウェイト回路（１４）からプロ
セッサ（１１）に対してウェイト数データを供給するよ
うにしている。

したがって、何れの入出力装置（１２）とプロセッサ（
１１）との間においてデータ入出力動作を行なわせる場
合であっても、入出力装置（１２）の処理速度に対応さ
せて適正なウェイト数データをプロセッサ（１１）に供
給することにより、ロスタイムを発生させることなくデ
ータ入出力動作を行なわせることができる。

しかし、上記のデータ入出力制御装置においては、入出
力装置（１２）の数に対応させて入出力バッファ（１３
）、およびウェイト回路（１４）を設けることが必須と
なり、構成が著しく複雑化してしまうという問題がある
。また、各ウェイト回路毎に適正なウェイト数データの
設定を行なう必要があるので、ウェイト数データ設定動
作が繁雑化してしまうという問題もある。さらに、プロ
セッサ（１１）のクロックが変更された場合、入出力装
置（１２）の処理速度が変更された場合等においては、
ウェイト回路毎にウェイト数データの設定を変更しなけ
ればならず、ウェイト数データ変更動作が著しく繁雑化
してしまうという問題もある。

また、第５図に示すように、プロセッサ（１１）と複数
個の入出力装置（１２）との間に１つの入出力バッファ
（１３）のみを介在させるとともに、入出力バッファ（
１３）に対応させて１つのウェイト回路（１４）を設け
、ウェイト回路（１４）から単一のウェイト数データの
みを出力する構成も採用されている。

このような構成を採用すれば、入出力バッファ（１３）
およびウェイト回路（１４）の数を著しく減少させるこ
とができ、構成の簡素化を達成することができるのであ
るが、設定されているウェイト数データが単一であるか
ら、処理速度が早い入出力装置との間においてデータ入
出力を行なう場合に、必要以上のウェイト数データがプ
ロセッサ（１１）に供給されることになり、ロスタイム
が発生するという問題がある。

この点についてさらに詳細に説明すると、複数の入出力
装置（１２）が単一の入出力バッファ（１３）を介して
プロセッサ（１１）と接続されている場合には、入出力
装置（１２）との間におけるデータ入出力動作が終了す
るまではプロセッサ（１１）が次の処理を行なうことが
ないようにウェイトをかけることが必要になるので、ウ
ェイト回路（Ｉ４）から出力されるウェイト数データは
、処理速度が最も早い入出力装置（１２）ではなく、処
理速度が最も遅い入出力装置に対応して設定しなければ
ならないことになる。

したがって、最も処理速度が遅い入出力装置（１２）と
の間におけるデータ入出力動作を行なわせる場合には、
プロセッサ（１１）のウェイト時間が適正な時間になり
、特にロスタイムが発生するという不都合はないのであ
るが、処理速度が早い入出力装置（１２）との間におけ
るデータ入出力動作を行なわせる場合には、データ入出
力動作が完了してもプロセッサ（１１）がウェイト状態
のままであるウェイト時間が残存することになり、プロ
セッサ（１１）が必要以上にウェイト状態になるのであ
るから、システム全体としてのロスタイムがかなり生じ
させられることになる。特に、複数の入出力装置（１２
）の処理速度の差が大きいほど上記ロスタイムが大きく
なる。さらに、入出力装置（１２）を新たに接続した場
合、或は入出力装置（１２）の接続を外した場合等にお
いては、最も処理速度が遅い入出力装置（Ｉ２）に対応
するウェイト数データが設定されているという保障が全
くなくなってしまうのであるから、上記の問題が顕著に
なり、或は、入出力装置（１２）によってはウェイト時
間が不足してしまうことになる。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
構成を簡素化し、しかもロスタイムの発生を著しく抑制
することができるデータ入出力制御装置および方法を提
供することを目的としている。

く課題を解決するための手段〉 上記の目的を達成するための、この発明のデータ入出力
装置は、入出力バッファに対して複数のアドレスが割当
てられているととも１ご、入出力バッファを通して入出
力装置に供給されるアドレスデータを入力としてアドレ
スデータに対応するウェイト指示データを生成し、プロ
セッサに供給するウェイト指示データ生成手段を有して
いる。

但し、上記ウェイト指示データ生成手段としては、入出
力バッファを通して入出力装置に供給されるアドレスデ
ータを入力としてアドレスデータに対応するデータを出
力するデータ変換手段と、データ変換手段から出力され
るデータを入力としてプロセッサに供給するウェイト指
示データを出力するウェイト指示データ出力手段とから
構成されていることが好ましい。

また、この発明のデータ入出力制御方法は、入出力バッ
ファに対して複数のアドレスを割当てているとともに、
入出力バッファを通して入出力装置にアドレスデータが
供給される場合に、このアドレスデータに基いてアドレ
スデータに対応するウェイト指示データを生成し、プロ
セッサに供給する方法である。

さらにミこの発明のデータ入出力制御方法は、入出力バ
ッファに対して複数のアドレスを割当てているとともに
、稼動可能な入出力装置の種類に基いてウェイト指示デ
ータを設定し、入出力バッファを通して入出力装置にア
ドレスデータが供給される場合に、設定されたウェイト
指示データをプロセッサに供給する方法である。

く作用〉 以上の構成のデータ入出力制御装置であれば、入出力バ
ッファに対して複数のアドレスが割当てられているとと
もに、入出力バッファを通して入出力装置に供給される
アドレスデータを入力としてアドレスデータに対応する
ウェイト指示データを生成し、プロセッサに供給するウ
ェイト指示データ生成手段とを有しているのであるから
、プロセッサと複数の入出力装置との開におけるデータ
入出力を入出力バッファを介して行なわせる場合におい
て、プロセッサから入出力装置を指定するアドレスデー
タが送出されれば、入出力バッファを介して指定された
入出力装置との間におけるデータ入出力が行なわれる。

そして、ウェイト指示データ生成手段からはアドレスデ
ータに対応するウェイト指示データが生成され、プロセ
ッサに供給される。したがって、アドレスデータにより
指定された入出力装置の処理速度に対応させてプロセッ
サのウェイト時間を設定することができ、必要以上にプ
ロセッサがウェイト状態に保持され続けることを確★に
防止することができるとともに、データ入出力動作が終
了する前にプロセッサが次の処理を行なうことをも確実
に防止することができる。

そして、上記ウェイト指示データ生成手段が、入出力バ
ッファを通して入出力装置に供給されるアドレスデータ
を入力としてアドレスデータに対応するデータを出力す
るデータ変換手段と、データ変換手段から出力されるデ
ータを入力としてプロセッサに供給するウェイト指示デ
ータを出力するウェイト指示データ出力手段とから構成
されている場合には、アドレスデータに対応するデータ
がデータ変換手段において生成され、生成されたデータ
に基いてウェイト指示データ出力手段から対応するウェ
イト指示データが出力され、プロセッサに供給される。

したがって、上記と同様の作用を達成することができる
。

また、プロセッサのクロックが変更された場合、或は入
出力装置の処理速度が変更された場合には、データ変換
手段、或はウェイト指示データ生成手段における設定状
態を変更するだけで簡単に対処することができ、さらに
は、入出力装置の増減に対しても簡単に対処することが
できる。

また、以上のデータ入出力制御方法であれば、プロセッ
サと複数の入出力装置との間におけるデータ入出力を入
出力バッファを介して行なわせる場合において、プロセ
ッサから入出力装置を指定するアドレスデータが送出さ
れれば、入出力バッファを介して指定された入出力装置
との間におけるデータ入出力が行なわれる。そして、ア
ドレスデータに対応するウェイト指示データが生成され
、プロセッサに供給される。したがって、アドレスデー
タにより指定された入出力装置の処理速度に対応させて
プロセッサのウェイト時間を設定することができ、必要
以上にプロセッサがウェイト状態に保持され続けること
を確実に防止することができるとともに、データ入出力
動作が終了する前にプロセッサが次の処理を行なうこと
をも確実に防止することができる。

さらに、以上のデータ入出力方法であれば、プロセッサ
と複数の入出力装置との間におけるデータ入出力を入出
力バッファを介して行なわせる場合において、稼動可能
な入出力装置の種類に基いて予めウェイト指示データを
設定しておけばよく、プロセッサから入出力装置を指定
するアドレ“スデータが送出されることにより、入出力
バッファを介して指定された入出力装置との間における
データ入出力が行なわれる。そして、アドレスデータが
供給されたことに基いて、設定されたウェイト指示デー
タがプロセッサに供給される。したがって、稼動可能な
入出力装置の種類に対応して定められるウェイト時間が
プロセッサに指示される。

したがって、最も処理速度が遅い入出力装置に対応する
ウェイト数データで他の入出力装置との間におけるデー
タ入出力動作を行なう場合において、プロセッサが必要
以上にウェイト状態に保持され続けることを確実に防止
することができる。

また、プロセッサのクロックが変更された場合、入出力
装置の処理速度が変更された場合、或は入出力装置の増
減に対しても、１種類のデータを設定しなおすだけでよ
く、簡単に対処することができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第２図はこの発明のデータ入出力制御方式を採用したデ
ータ入出カシステムの構成を概略的に示す図であり、プ
ロセッサ田に対してバス（りを介して２個の入出力バッ
ファ（３）　（４）が接続されているとともに、入出力
バッファ（３）に対してバス（２）を介して複数個の入
出力装置（５１）　（５２）・・・（５ｍ）が、入出力
バッファ（４）に対してバス■を介して複数個の入出力
装置ｆ　（６１）　（８２）・・・（６ｎ）がそれぞれ
接続されている。

そして、上記各入出力バッファ（３）　（４）に対応し
てウェイト指示部（７）［Ｆ］）がそれぞれ設けられて
おり、各ウェイト指示部（７）　（８）から出力される
ウェイト指示データがプロセッサ田に供給されている。

尚、上記複数個の入出力装置（５１）　（５２）・・・
（５ｍ）は、データ入出力動作が競合しても何ら不都合
のない入出力装置であり、また、上記複数個の入出力装
置（６１）（８２’）・・・（８ｎ）についても、デー
タ入出力動作が競合しても何ら不都合のない入出力装置
であり、しかも、上記入出力装置（５１）（５２）・・
・（５■）と、入出力装置（８１）（６２）・・・（６
ｎ）との間においてはデータ入出力動作が競合してはな
らないものとして区分されてＣ）る。

第１図は入出力バッファ（３）、およびウェイト指示部
（７）とを詳細に説明する図であり、ウェイト指示部（
７）がアドレスデコーダ（７１）と、チップセレクト信
号発生回路（７２）と、ウェイトサイクル選択回路（７
３）とから構成されている。

さらに詳細に説明すると、上記チップセレクト信号発生
回路（７２）は、プロセッサ（１）からアドレスバス（
２１）を通して供給されるアドレスデータを入力として
入出力バッファ（３）が選択されているか否かを判別し
、選択されていると判別された場合にアドレスデコーダ
（７１）に対してチップセレクト信号を供給するととも
に、入出力バッファロ）に対してチップセレクト信号を
供給するものである。上記アドレスデコーダ（７１）は
、プロセッサ（１）から供給されるアドレスデータを入
力として予め設定されているデコードデータを出力する
ものである。

上記ウェイトサイクル選択回路（７３）は、上記デコー
ドデータを入力として、予め設定されているクロック数
に対応するデータをウェイト指示データとして出力し、
プロセッサ（１）のレディ制御端子に供給するものであ
る。

そして、アドレスバス（２１）を通して入出力バッファ
（３）に供給されたアドレスデータは、そのままアドレ
スバス（２１）を通して入出力装置（５１）に供給され
る。また、データバス（２２）を通してプロセッサ（１
）との間でのデータ授受が行なわれる入出力バッファ（
３）と入出力装置（５１）との間においてもデータバス
（２２）を通してデータ授受が行なわれる。

また、上記入出力バッファ（４）と、ウェイト指示部（
８）との構成も第１図と同様であるから詳細な説明は省
略する。

上記の構成のデータ入出カシステムの動作は次のとおり
である。

プロセッサ（１）と何れかの入出力装置（５１）との間
においてデータ入出力動作を行なわせる場合には、プロ
セッサ（１）から入出力装置（５１）を指定するアドレ
スデータを送出するとともに、データ入出力動作を指示
するコマンドデータを送出すればよく、以下のようにし
てデータ入出力動作を行なうことができる。

即ち、上記アドレスデータがウェイト指示部の（８）に
供給され、チップセレクト信号発生回路（７２）におい
て入出力バッファＣ３）が選択されているか否かを判別
すると同時に他方のチップセレクト信号発生回路（図示
せず）において入出力バッファ（４）が選択されている
か否かを判別する。

したがって、入出力バッファ（３）に割当てられたアド
レスデータが供給された場合には、チップセレクト信号
発生回路（７２）がチップセレクト信号を生成し、入出
力バツファ（３）、およびアドレスデコーダ（７１）に
供給することにより、両者を動作状態とする。

この結果、アドレスバス（２１）を通して送出されるア
ドレスデータが入出力バツファ（３）を通して入出力装
置（５１）（５２）・・・（５ｍ）に供給され、該当す
る入出力装置（５１）のみがデータ入出力動作可能状態
になるので、データバス（２２）および入出力バツファ
Ｇ）を通して供給されるコマンドデータに基いてプロセ
ッサ（１）と該当する入出力装置（５１）との間におけ
るデータ入出力動作を行なうことができる。

また、アドレスデコーダ（７１）から出力されるデコー
ドデータがウェイトサイクル選択回路（７３）に供給さ
れることにより、予め設定されているクロック数に対応
するデータがウェイト指示データとしテ出力され、プロ
セッサ（１）のレディ制御端子に供給される。したがっ
て、プロセッサ（１）はウェイト指示データに対応する
期間だけウェイト状態になり、次のプログラムステップ
の実行が阻止されるので、必要なプログラムステップに
おいて必要なデータ入出力動作を行なうことができる。

逆に、入出力バッファ（４）に割当てられたアドレスデ
ータが供給された場合にも同様に、必要なプログラムス
テップにおいて必要なデータ入出力動作を行なうことが
できる。

以上の説明から明らかなように、データ入出力動作が競
合してもよい複数個の入出力装置に対して１個の入出力
バッファおよびウェイト指示部を設けるだけで、指定さ
れた入出力装置との間におけるデータ入出力動作を行な
わせることができるとともに、指定された入出力装置の
処理速度に対応させて適正なウェイト時間をプロセッサ
に指示することができ、入出力装置間に処理速度のばら
つきが存在していても、プロセッサに対して必要最小限
のウェイト時間を指示することにより、ロスタイムが殆
ど存在しない状態でデータ入出カシステムを動作させる
ことができる。

さらに、プロセッサ（１）のクロックが変更された場合
、入出力装置の処理速度が変更された場合においては、
アドレスデコーダ（７１）、或はウェイトサイクル選択
回路（７３）の何れかを変更後の状態に適合するように
設定しなおせばよく、設定データ変更動作を簡単に行な
うことができる。また、入出力装置が増減させられた場
合等においては、受付けるアドレスデータを増減させる
とともに、増減させられたアドレスデータに対応させて
設定データを増減させるだけでよく、この場合にも設定
データ増減動作を簡単に行なうことができる。

〈実施例２〉 第３図は他の実施例を示す要部説明図であり、第１図の
実施例と異なる点は、アドレスデコーダ（７１）および
ウェイトサイクル選択回路（７３）に代えて、プロセッ
サ（１）から供給される設定データに基いてクロック数
に対応するデータが設定されるウェイトサイクル保持回
路（７４）を設けた点のみである。

したがって、この実施例の場合には、稼動可能な入出力
装置のうち、最も処理速度が遅い入出力装置に対応させ
てウェイトサイクル保持回路（７４）に対するデータ設
定を行ない、プロセッサ（１）からのアドレスデータ、
およびチップセレクト信号発生回路（７２）から出力さ
れるチップセレクト信号が供給されたことを条件として
ウェイト指示データをプロセッサ田に供給することがで
きる。

以上の説明から明らかなように、この実施例においては
、アドレスデータにより指定される入出力装置の種類に
よってはロスタイムが発生するのであるが、データ入出
力が行なわれる前に次のプログラムステップを実行する
という不都合を確実に防止することができる。そして、
プロセッサ（１）が変更され、入出力装置の処理速度が
変更され、或は入出力装置が増減させられた場合におけ
る設定データの変更が著しく簡素化できる。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、アドレスデコーダ（７１）とウェイトサイク
ル選択回路（７３）とを一体化することが可能であるほ
か、ウェイトサイクル選択回路（７３）からクロック数
指示データをそのまま出力することが可能であり、その
他、この発明の要旨を変更しない範囲内において種々の
設計変更を施すことが可能である。

〈発明の効果〉 以上のように第１の発明は、入出力バツファに対して複
数のアドレスが割当てられているとともに、入出力バッ
ファを通して入出力装置に供給されるアドレスデータを
入力としてアドレスデータに対応するウェイト指示デー
タを生成し、プロセッサに供給するウェイト指示データ
生成手段を有しているので、入出力バッファおよびウェ
イト指示部の必要数を著しく減少させることができ、全
体として構成を著しく簡素化することができるとともに
、プロセッサのクロック、入出力装置の処理速度、入出
力装置の数等が変化した場合における設定データの変更
を簡素化することができるという特有の効果を奏する。

第２の発明は、ウェイト指示データ生成手段がデータ変
換手段およびウェイト指示データ出力手段で構成されて
いるので、プロセッサのクロックが変更された場合、或
は入出力装置の処理速度が変更された場合に、データ変
換手段、或はウェイト指示データ生成手段における設定
状態を変更するだけで簡単に対処することができ、さら
には、入出力装置の増減に対しても簡単に対処すること
ができるという特有の効果を奏する。

第３の発明は、入出力バッファに対して複数のアドレス
を割当てているとともに、入出力バッファを通して入出
力装置にアドレスデータが供給される場合に、このアド
レスデータに基いてアドレスデータに対応するウェイト
指示データを生成し、ブトセッサに供給するようにして
いるので、人出カバッファおよびウェイト指示部の必要
数を著しく減少させることができ、全体として構成を著
しく簡素化することができるとともに、プロセッサのク
ロック、入出力装置の処理速度、入出力装置の数等が変
化した場合における設定データの変更を簡素化すること
ができるという特有の効果を奏する。

第４の発明は、入出力バッファに対して複数のアドレス
を割当てているとともに、稼動可能な入出力装置の種類
に基いてウェイト指示データを設定し、入出力バッファ
を通して入出力装置にアドレスデータが供給される場合
に、設定されたウェイト指示データをプロセッサに供給
するようにしているので、最も処理速度が遅い入出力装
置に対応するウェイト数データで他の入出力装置との間
におけるデータ入出力動作を行なう場合において、プロ
セッサが必要以上にウェイト状態に保持され続けること
を確実に防止することができるとともに、プロセッサの
クロックが変更された場合、入出力装置の処理速度が変
更された場合、或は入出力装置の増減に対しても、１種
類のデータを設定しなおすだけでよく、簡単に対処する
ことができるという特有の効果を奏する。

【図面の簡単な説明】

第１図はこの発明のデータ入出力装置の一実施例を示す
要部説明図、 第２図はこの発明のデータ入出力制御方式を採用したデ
ータ入出カシステムの構成を概略的に示す図、 第３図は他の実施例を示す要部説明図、第４図および第
５図は、それぞれ従来例を示す概略図。 （１）・・・プロセッサ、（３）（４）・・・入出力バ
ッファ、（５１）（５２）−（５１１）（６１）（６２
）・＝　（６ｎ）−入出力装置、（７）　（８）・・・
ウェイト指示部、（７１）・・・アドレスデコーダ、 （７３）・・・ウェイトサイクル選択回路、（７４）・
・・ウェイトサイクル保持回路特許出願人　　ダイキン
工業株式会社 代　　理　　人　　　弁理士　　津　　川　　友　　士
第２図 第５図。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサ（１）と複数の入出力装置（５１）（５
   ２）…（５ｍ）（６１）（６２）…（６ｎ）との間にお
   けるデータ入出力を入出力バッファ（３）（４）を介し
   て行なわせるデータ入出力制御装置において、入出力バ
   ッファ（３）（４）に対して複数のアドレスが割当てら
   れているとともに、入出力バッファ（３）（４）を通し
   て入出力装置に供給されるアドレスデータを入力として
   アドレスデータに対応するウェイト指示データを生成し
   、プロセッサ（１）に供給するウェイト指示データ生成
   手段（７）（８）とを有していることを特徴とするデー
   タ入出力制御装置。 ２、ウェイト指示データ生成手段（７）（８）が、入出
   力バッファ（３）（４）を通して入出力装置に供給され
   るアドレスデータを入力としてアドレスデータに対応す
   るデータを出力するデータ変換手段（７１）と、データ
   変換手段（７１）から出力されるデータを入力としてプ
   ロセッサ田に供給するウェイト指示データを出力するウ
   ェイト指示データ出力手段（７３）とから構成されてい
   る上記特許請求の範囲第１項記載のデータ入出力制御装
   置。 ３、プロセッサ（１）と複数の入出力装置（５１）（５
   ２）…（５ｍ）（６１）（６２）…（６ｎ）との間にお
   けるデータ入出力を入出力バッファ（３）（４）を介し
   て行なわせるデータ入出力制御方法において、 入出力バッファ（３）（４）に対して複数のアドレスを
   割当てているとともに、 入出力バッファ（３）（４）を通して入出力装置にアド
   レスデータが供給される場合に、このアドレスデータに
   基いてアドレスデータに対応するウェイト指示データを
   生成し、プロセッサ（１）に供給することを特徴とする
   データ入出力制御方法。 ４、プロセッサ（１）と複数の入出力装置（５１）（５
   ２）…（５ｍ）（６１）（６２）…（６ｎ）との間にお
   けるデータ入出力を入出力バッファ（３）（４）を介し
   て行なわせるデータ入出力制御方法において、入出力バ
   ッファ（３）（４）に対して複数のアドレスを割当てて
   いるとともに、 稼動可能な入出力装置（５１）（５２）…（５ｍ）（６
   １）（６２）…（６ｎ）の種類に基いてウェイト指示デ
   ータを設定し、入出力バッファ（３）（４）を通して入
   出力装置にアドレスデータが供給される場合に、設定さ
   れたウェイ ト指示データをプロセッサ（１）に供給することを特徴
   とするデータ入出力制御方法。