JPH01181473A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
絶縁膜上に形成されるシリコン単結晶膜の半導体装置に
おいて、チャネル部以外にゲッタリング源となる欠陥層
域を形成した半導体装置及びその製造装置に関し、 ＳＯＩ膜上に形成されるデバイス特性の向上と歩留りの
向上が達成でき、かつバックチャネルのリーク電流を減
少できる半導体装置及びその製造方法を提供することを
目的とし、 絶縁体上のシリコン単結晶膜に形成した半導体装置にお
いて、そのチャネル領域を除くソース・ドレイン領域お
よびその近傍にゲッタリング源の欠陥層域を形成してな
ることを特徴とする半導体装置、及び絶縁体上に形成す
るシリコン単結晶膜に、部分的に核形成用不純物を混入
する工程と、前記不純物を熱処理により核として析出物
を成長させ欠陥層域を形成する工程と、前記欠陥層域を
除く無欠陥層域にチャネル領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法を含み構成する
。
おいて、チャネル部以外にゲッタリング源となる欠陥層
域を形成した半導体装置及びその製造装置に関し、 ＳＯＩ膜上に形成されるデバイス特性の向上と歩留りの
向上が達成でき、かつバックチャネルのリーク電流を減
少できる半導体装置及びその製造方法を提供することを
目的とし、 絶縁体上のシリコン単結晶膜に形成した半導体装置にお
いて、そのチャネル領域を除くソース・ドレイン領域お
よびその近傍にゲッタリング源の欠陥層域を形成してな
ることを特徴とする半導体装置、及び絶縁体上に形成す
るシリコン単結晶膜に、部分的に核形成用不純物を混入
する工程と、前記不純物を熱処理により核として析出物
を成長させ欠陥層域を形成する工程と、前記欠陥層域を
除く無欠陥層域にチャネル領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法を含み構成する
。
本発明は、絶縁膜上に形成されるシリコン単結晶膜の半
導体装置において、チャネル部以外にゲッタリング源と
なる欠陥層域を形成した半導体装置及びその製造装置に
関する。
導体装置において、チャネル部以外にゲッタリング源と
なる欠陥層域を形成した半導体装置及びその製造装置に
関する。
一般にシリコンウェハ中に含まれるＦｅ、 Ｎｉｔ Ｃ
ｕ＋Ｍｇ等の重金属原子は、デバイス特性に悪い影響を
与えるとともに、ライフタイムの劣化などの原因となる
。これらの有害な重金属原子を基板中のデバイスに無関
係な個所に存在する欠陥に吸収させるために、欠陥中心
をシリコンウェハの内部に形成させる方法としてイント
リンシック・ゲッタリング法（ＩＧ法）がある。
ｕ＋Ｍｇ等の重金属原子は、デバイス特性に悪い影響を
与えるとともに、ライフタイムの劣化などの原因となる
。これらの有害な重金属原子を基板中のデバイスに無関
係な個所に存在する欠陥に吸収させるために、欠陥中心
をシリコンウェハの内部に形成させる方法としてイント
リンシック・ゲッタリング法（ＩＧ法）がある。
このＩＧ法は、シリコンウェハ中に含まれる酸素原子（
０）を利用するものである□。すなわち、通常チョクラ
ルスキー法（ＣＺ法）等で製造したシリコンウェハ中に
は、結晶成長時に混入した酸素が存在し、その濃度はほ
ぼ１０′８ｃｍ’−３程度になっている。このシリコン
ウェハを高温熱処理を行うと、表面よりシリコン中に酸
素が溶は込める約５×１０１７ＣＩＩ＋−３程度の濃度
（固溶度）までは無欠陥層域を形成し、それ以上の過飽
和域では酸素が析出し欠陥層域を形成する。この欠陥層
域は素子領域でないところに存在し、有害な重金属原子
等を取り込む作用があるため、デバイス特性が向上する
とともに歩留りも向上する。
０）を利用するものである□。すなわち、通常チョクラ
ルスキー法（ＣＺ法）等で製造したシリコンウェハ中に
は、結晶成長時に混入した酸素が存在し、その濃度はほ
ぼ１０′８ｃｍ’−３程度になっている。このシリコン
ウェハを高温熱処理を行うと、表面よりシリコン中に酸
素が溶は込める約５×１０１７ＣＩＩ＋−３程度の濃度
（固溶度）までは無欠陥層域を形成し、それ以上の過飽
和域では酸素が析出し欠陥層域を形成する。この欠陥層
域は素子領域でないところに存在し、有害な重金属原子
等を取り込む作用があるため、デバイス特性が向上する
とともに歩留りも向上する。
ところで、現在シリコンウェハ（バルクシリコン）上に
眉間絶縁膜を介して多結晶シリコンを成長し、この多結
晶シリコンにレーザ照射等の熱線により溶融再結晶化を
行ないシリコン単結晶膜を得る５０１ （シリコン・オ
ン・インシユレータ）技術が注目されている。しかし、
このＳＯＩ技術によるシリコン単結晶膜はＣＶＤ法等に
より形成するもので、酸素を多く含んでいないため、そ
のままでは上記ＩＧ法を利用することができない。これ
に対して、酸素を含む眉間絶縁膜上にポリシリコン膜を
形成し、このポリシリコン膜に熱線を照射して溶融再結
晶化を行うｉき層間絶縁膜中の酸素を取り込み、この酸
素を利用して欠陥層域を形成することが考えられる。こ
の方法により、従来バルクシリコン上にデバイスを形成
するプロセスにおいてのみ有効であったＩＧ法を、ＳＯ
Ｉ膜に適用することが可能になる。
眉間絶縁膜を介して多結晶シリコンを成長し、この多結
晶シリコンにレーザ照射等の熱線により溶融再結晶化を
行ないシリコン単結晶膜を得る５０１ （シリコン・オ
ン・インシユレータ）技術が注目されている。しかし、
このＳＯＩ技術によるシリコン単結晶膜はＣＶＤ法等に
より形成するもので、酸素を多く含んでいないため、そ
のままでは上記ＩＧ法を利用することができない。これ
に対して、酸素を含む眉間絶縁膜上にポリシリコン膜を
形成し、このポリシリコン膜に熱線を照射して溶融再結
晶化を行うｉき層間絶縁膜中の酸素を取り込み、この酸
素を利用して欠陥層域を形成することが考えられる。こ
の方法により、従来バルクシリコン上にデバイスを形成
するプロセスにおいてのみ有効であったＩＧ法を、ＳＯ
Ｉ膜に適用することが可能になる。
しかし、上記ＩＧ法を通用したＳＯＩ膜では、重金属の
ゲッタリング効果はあるが、デバイスを形成したときソ
ース・ドレイン間の欠陥層域を通してバックチャネルの
リーク電流が多くなる問題があった。また、欠陥層域と
デバイス領域となる無欠陥層域とを形成するためにＳＯ
Ｉ膜を厚くしなければならなかった。
ゲッタリング効果はあるが、デバイスを形成したときソ
ース・ドレイン間の欠陥層域を通してバックチャネルの
リーク電流が多くなる問題があった。また、欠陥層域と
デバイス領域となる無欠陥層域とを形成するためにＳＯ
Ｉ膜を厚くしなければならなかった。
そこで本発明は、Ｓｏｌ膜上に形成されるデバイス特性
の向上と歩留りの向上が達成でき、かつバンクチャネル
のリーク電流を減少できる半導体装置及びその製造方法
を提供することを目的とする。
の向上と歩留りの向上が達成でき、かつバンクチャネル
のリーク電流を減少できる半導体装置及びその製造方法
を提供することを目的とする。
上記問題点は、絶縁体上のシリコン単結晶膜に形成した
半導体装置において、そのチャネル領域を除くソース・
ドレイン領域およびその近傍にゲッタリング源の欠陥層
域を形成してなることを特徴とする半導体装置、及び絶
縁体上に形成するシリコン単結晶膜に、部分的に核形成
用不純物を混入する工程と、前記不純物を熱処理により
核として析出物を成長させ欠陥層域を形成する工程と、
前記欠陥層域を除く無欠陥層域にチャネル領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
によって解決される。
半導体装置において、そのチャネル領域を除くソース・
ドレイン領域およびその近傍にゲッタリング源の欠陥層
域を形成してなることを特徴とする半導体装置、及び絶
縁体上に形成するシリコン単結晶膜に、部分的に核形成
用不純物を混入する工程と、前記不純物を熱処理により
核として析出物を成長させ欠陥層域を形成する工程と、
前記欠陥層域を除く無欠陥層域にチャネル領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
によって解決される。
即ち、本発明は半導体装置のチャネル領域を除（ソース
・ドレイン領域あるいはその近傍にゲッタリング源の欠
陥層域を形成しているため、バンクチャネルのリーク電
流を減少できる。また、部分的に核形成用不純物を混入
しこの不純物を熱処理により核として析出物を成長させ
欠陥層域を形成し、欠陥層域を除乏無欠陥層域にチャネ
ル領域を形成するためゲッタリング作用によりデバイス
特性の向上と歩留りの向上が達成できる。
・ドレイン領域あるいはその近傍にゲッタリング源の欠
陥層域を形成しているため、バンクチャネルのリーク電
流を減少できる。また、部分的に核形成用不純物を混入
しこの不純物を熱処理により核として析出物を成長させ
欠陥層域を形成し、欠陥層域を除乏無欠陥層域にチャネ
ル領域を形成するためゲッタリング作用によりデバイス
特性の向上と歩留りの向上が達成できる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明実施例のＳＯＩ膜に形成した半導体装置
の断面図（第２図のＡ−ＡＩＪｉｌｆｒ面図）、第２図
は第１図のデバイスの平面図である。
の断面図（第２図のＡ−ＡＩＪｉｌｆｒ面図）、第２図
は第１図のデバイスの平面図である。
同図において、Ｐ型シリコン基板１１上に約１μｍ程度
の膜厚の５ｉＯｚ膜１２が形成され、この５ｉＯｚ１１
１１１２上に約４０００人程度の島状シリコン単結晶膜
１３が形成されている。このシリコン単結晶Ｍｌ！１３
の左右上面側にはソース・ドレイン領域１４．１５が形
成され、このソース・ドレイン領域１４．１５間にチャ
ネル領域１６が形成されている。このチャネル領域１６
の下側を除くソース・ドレイン領域１４．１５の下側か
らＳｉＯ２膜１２の界面にかけて酸素析出物等からなる
欠陥層域１７が形成されている。そして、島状シリコン
単結晶１＊１３の周囲には、ゲート酸化膜１８が形成さ
れ、このゲート酸化膜１８上にゲート電極１９が形成さ
れている。なお、半導体装置としては、アルミニウム電
極、保護膜等が形成される。
の膜厚の５ｉＯｚ膜１２が形成され、この５ｉＯｚ１１
１１１２上に約４０００人程度の島状シリコン単結晶膜
１３が形成されている。このシリコン単結晶Ｍｌ！１３
の左右上面側にはソース・ドレイン領域１４．１５が形
成され、このソース・ドレイン領域１４．１５間にチャ
ネル領域１６が形成されている。このチャネル領域１６
の下側を除くソース・ドレイン領域１４．１５の下側か
らＳｉＯ２膜１２の界面にかけて酸素析出物等からなる
欠陥層域１７が形成されている。そして、島状シリコン
単結晶１＊１３の周囲には、ゲート酸化膜１８が形成さ
れ、このゲート酸化膜１８上にゲート電極１９が形成さ
れている。なお、半導体装置としては、アルミニウム電
極、保護膜等が形成される。
上記構造の半導体装置では、チャネル領域１６の下側に
欠陥層域が形成されていないので、バックチャネルのリ
ーク電流を減少できる。
欠陥層域が形成されていないので、バックチャネルのリ
ーク電流を減少できる。
次に、上記構造の半導体装置の製造方法について説明す
る。
る。
第３図は本発明の実施例に係り、ＩＧ法による５０１膜
半導体装置の製造工程断面図である。なお、第１図に対
応する部分は同一の符号を記す。
半導体装置の製造工程断面図である。なお、第１図に対
応する部分は同一の符号を記す。
先ず、同図（ａ）に示す如く、Ｐ型シリコン基板１１上
に下地絶縁膜として５ｉ０２膜１２を約１μＩｌ程度の
膜厚に形成し、この５ｉ０２膜１２上にＣＶＤ法（化学
気相成長法）等により約４０００人程度の膜厚にポリシ
リコン膜２１を堆積する。そして、Ｐ型シリコン基板１
１温度を４５０℃程度にし、ポリシリコン膜２１上に熱
線として出力約１２Ｗ程度のＣＷ （連続発振）Ａｒレ
ーザ光を１０ｃｍ／ｓ程度の操作速度で照射し、このポ
リシリコン膜２１を溶融再結晶化してシリコン単結晶膜
２２を形成する。このとき、５ｉ０２膜１２中含まれて
いる酸素がポリシリコン膜２１中に混入する。
に下地絶縁膜として５ｉ０２膜１２を約１μＩｌ程度の
膜厚に形成し、この５ｉ０２膜１２上にＣＶＤ法（化学
気相成長法）等により約４０００人程度の膜厚にポリシ
リコン膜２１を堆積する。そして、Ｐ型シリコン基板１
１温度を４５０℃程度にし、ポリシリコン膜２１上に熱
線として出力約１２Ｗ程度のＣＷ （連続発振）Ａｒレ
ーザ光を１０ｃｍ／ｓ程度の操作速度で照射し、このポ
リシリコン膜２１を溶融再結晶化してシリコン単結晶膜
２２を形成する。このとき、５ｉ０２膜１２中含まれて
いる酸素がポリシリコン膜２１中に混入する。
次に、同図（ｂ）に示す如く、上記シリコン単結晶膜２
２上に約５００人程度の膜厚の５ｉ０２膜２３を形成し
、この５ｉ０２膜２３上のゲート電極形成部分にパター
ニングによりレジスト膜２４を形成する。そして、この
レジスト膜２４をマスクとして、窒素（Ｎ）を１５０Ｋ
ｅＶ、ドーズｌｌＸｌ０ 〜ｌＸｌ０ でポリシリコ
ンｌ！ｌ！２１のバック界面付近にイオン注入する。
２上に約５００人程度の膜厚の５ｉ０２膜２３を形成し
、この５ｉ０２膜２３上のゲート電極形成部分にパター
ニングによりレジスト膜２４を形成する。そして、この
レジスト膜２４をマスクとして、窒素（Ｎ）を１５０Ｋ
ｅＶ、ドーズｌｌＸｌ０ 〜ｌＸｌ０ でポリシリコ
ンｌ！ｌ！２１のバック界面付近にイオン注入する。
その後、９００℃、Ｎ２ガス雰囲気中、３０分の熱処理
でシリコン単結晶膜２２の結晶性を改善し、次に６５０
℃、Ｎ２雰囲気中、１２０分の熱処理でＮを核とする析
出物の核形成を行い、次に９５０〜１１００℃、Ｎ２ガ
ス雰囲気中、６０分の熱処理でゲッタリング源の酸素析
出物として欠陥層域１７をポリシリコン膜２１のバック
界面付近に形成する。このとき、酸素析出物は、不均一
核発生によるものであり、かつ発生核は置換型Ｎによる
ものであるから、チャネル領域１６には核による析出物
が形成されない。
でシリコン単結晶膜２２の結晶性を改善し、次に６５０
℃、Ｎ２雰囲気中、１２０分の熱処理でＮを核とする析
出物の核形成を行い、次に９５０〜１１００℃、Ｎ２ガ
ス雰囲気中、６０分の熱処理でゲッタリング源の酸素析
出物として欠陥層域１７をポリシリコン膜２１のバック
界面付近に形成する。このとき、酸素析出物は、不均一
核発生によるものであり、かつ発生核は置換型Ｎによる
ものであるから、チャネル領域１６には核による析出物
が形成されない。
次に、同図（Ｃ）に示す如く、レジスト膜２４とＳｉＯ
＋膜２３を除去した後、通常の工程によりシリコン単結
晶膜２２をエツチング等でデバイスを形成する領域を島
状に形成し、次に、ソース・ドレイン領域１４、１５、
ゲート酸化膜１８、ゲート電極１９等を形成する。
＋膜２３を除去した後、通常の工程によりシリコン単結
晶膜２２をエツチング等でデバイスを形成する領域を島
状に形成し、次に、ソース・ドレイン領域１４、１５、
ゲート酸化膜１８、ゲート電極１９等を形成する。
上記半導体装置の製造方法では、ポリシリコン膜２１を
溶融再結晶化するためにＣ−＾ｒレーザ光を照射すると
きに、下地絶縁膜であるＳｉＯ２膜１２中に含まれてい
る酸素をシリコン単結晶膜２２中に混入し、この酸素を
利用して欠陥層域１７を形成することができ、この欠陥
層域１７によるゲッタリング作用によりシリコン単結晶
膜２２上に形成されるデバイス特性の向上と歩留りの向
上が達成できる。
溶融再結晶化するためにＣ−＾ｒレーザ光を照射すると
きに、下地絶縁膜であるＳｉＯ２膜１２中に含まれてい
る酸素をシリコン単結晶膜２２中に混入し、この酸素を
利用して欠陥層域１７を形成することができ、この欠陥
層域１７によるゲッタリング作用によりシリコン単結晶
膜２２上に形成されるデバイス特性の向上と歩留りの向
上が達成できる。
また、この欠陥層域１７は、チャネル領域１６の下側に
は形成されないため、バックチャネルのリーク電流を減
少できる。
は形成されないため、バックチャネルのリーク電流を減
少できる。
第４図は上記製造方法を利用した半導体装置の他の実施
例に係るＳｏｌ膜に形成した半導体装置の断面図である
。なお、第１図に対応する部分は同一の符号を記し詳細
の説明を省略する。
例に係るＳｏｌ膜に形成した半導体装置の断面図である
。なお、第１図に対応する部分は同一の符号を記し詳細
の説明を省略する。
同図（ａｌに示す半導体装置は、上記実施例と同様に形
成されるシリコン単結晶膜１３の左右両端側に膜厚全体
に欠陥層域３１が形成され、この欠陥層域３１に隣接し
てソース・ドレイン領域１４．１５が形成されている。
成されるシリコン単結晶膜１３の左右両端側に膜厚全体
に欠陥層域３１が形成され、この欠陥層域３１に隣接し
てソース・ドレイン領域１４．１５が形成されている。
また、上記実施例・と同様に、チャネル領域１６、ゲー
ト酸化１］ｌＡ１８、ゲート電極１９が形成され、かつ
全体をリンガラス（ＰＳＧ ’）等の保護膜３２で覆う
とともに、欠陥層域３１に接続されるソース及びドレイ
ンのアルミニウム電極３３．３４が形成されている。
ト酸化１］ｌＡ１８、ゲート電極１９が形成され、かつ
全体をリンガラス（ＰＳＧ ’）等の保護膜３２で覆う
とともに、欠陥層域３１に接続されるソース及びドレイ
ンのアルミニウム電極３３．３４が形成されている。
この実施例の半導体装置は、バックチャネルのリーク電
流を減少できるとともに、欠陥層域３１がソース・ドレ
イン領域１４．１５に隣接して形成されるため、シリコ
ン単結晶膜１３を薄くすることができる。
流を減少できるとともに、欠陥層域３１がソース・ドレ
イン領域１４．１５に隣接して形成されるため、シリコ
ン単結晶膜１３を薄くすることができる。
同図（ｂｌに示す半導体装置は、同図（ａ）に示す半導
体装置と同様にソース・ドレイン領域１４．１５に隣接
して形成されているが、アルミニウム電極３３゜３４が
ソース・ドレイン領域１４．１５に接続されている。
体装置と同様にソース・ドレイン領域１４．１５に隣接
して形成されているが、アルミニウム電極３３゜３４が
ソース・ドレイン領域１４．１５に接続されている。
この実施例の半導体装置は、同図（ａ）に示す半導体装
置と同様に作用する。
置と同様に作用する。
同図（Ｃ）に示す半導体装置は、欠陥層域３１がソース
・ドレイン領域１４．１５とやや離れて、またアルミニ
ウム電極３３．３４がソース・ドレイン領域１４゜１５
に接続されている。
・ドレイン領域１４．１５とやや離れて、またアルミニ
ウム電極３３．３４がソース・ドレイン領域１４゜１５
に接続されている。
この実施例の半導体装置は、同図（Ｊｌ）に示す半導体
装置と同様に作用する。
装置と同様に作用する。
同図（ｄ）に示す半導体装置は、上記第１図に示す半導
体装置と同様にチャネル領域１６の下側を除くソース・
ドレイン領域１４．１５の下側から５ｉ０２膜１２の界
面にかけて欠陥層域４１が形成されているが、この欠陥
層域４１はソース・ドレイン領域１４．１５とやや離れ
て形成されている。
体装置と同様にチャネル領域１６の下側を除くソース・
ドレイン領域１４．１５の下側から５ｉ０２膜１２の界
面にかけて欠陥層域４１が形成されているが、この欠陥
層域４１はソース・ドレイン領域１４．１５とやや離れ
て形成されている。
この実施例の半導体装置は、上記各実施例と同様にバン
クチャネルのリーク電流を減少できるが、欠陥層域４１
とソース・ドレイン１４．１５を２段に形成するため、
シリコン単結晶膜１３をやや厚（する必要がある。
′ 同図（ｅｌに示す半導体装置は、ソース・ドレイン領域
１４．１５がシリコン単結晶膜１３の上部側に形成され
、かつ欠陥層域５１がシリコン単結晶膜１３の左右端部
側膜厚全体に形成されている。
クチャネルのリーク電流を減少できるが、欠陥層域４１
とソース・ドレイン１４．１５を２段に形成するため、
シリコン単結晶膜１３をやや厚（する必要がある。
′ 同図（ｅｌに示す半導体装置は、ソース・ドレイン領域
１４．１５がシリコン単結晶膜１３の上部側に形成され
、かつ欠陥層域５１がシリコン単結晶膜１３の左右端部
側膜厚全体に形成されている。
この実施例の半導体装置は、同図（ｄｌに示す半導体装
置と同様に作用する。
置と同様に作用する。
同図＜ｎに示す半導体装置は、ソース・ドレイン領域１
４．１５がシリコン単結晶膜１３の上部側に形成され、
かつ欠陥層域６１がシリコン単結晶膜１３の左右端部側
からソース・ドレイン領域１４．１５の下部側にやや離
れて形成されている。
４．１５がシリコン単結晶膜１３の上部側に形成され、
かつ欠陥層域６１がシリコン単結晶膜１３の左右端部側
からソース・ドレイン領域１４．１５の下部側にやや離
れて形成されている。
この実施例の半導体装置は、同図［ｄ＞に示す半導体装
置と同様に作用する。
置と同様に作用する。
上記した（ａ）〜（ｆ）のデバイスを、次の２点で評価
した。第１は、５０１膜の膜厚が厚いとレーザ再結晶が
しにくいので、ＳＯＩの膜厚の評価であり、第２はバッ
ク界面のリーク電流の原因となるものがあるか否かであ
る。以下の表で、（１１は第１の評価、（２）は第２の
評価、○印は満足すべきものであること、×は難点があ
ることを示す。
した。第１は、５０１膜の膜厚が厚いとレーザ再結晶が
しにくいので、ＳＯＩの膜厚の評価であり、第２はバッ
ク界面のリーク電流の原因となるものがあるか否かであ
る。以下の表で、（１１は第１の評価、（２）は第２の
評価、○印は満足すべきものであること、×は難点があ
ることを示す。
ａＱ 。
ｂ ○ ○
ｃＱ 。
ｄ × ○
ｅ × ○
ｒ × ○
この結果から、本発明にかかるデバイスは、リーク電流
に関してはすべて満足すべきものであることが確認され
た。
に関してはすべて満足すべきものであることが確認され
た。
なお上記実施例において、シリコン単結晶１！１３゜２
２に酸素を混入させる方法は、ＳｉＯ２膜１２中含まれ
ている酸素を利用するようにしているが、例えば酸素を
１４０ ＫｅＶ 、 ドーズ量が１×１０１３〜１×
ＩＱ １線でシリコン単結晶膜１３．２２のバック界面
にイオン注入するようにしてもよく、また、５ｉ０２膜
１２膜面２近の酸素濃度を高くしておき、レーザ再結晶
化過程でシリコン単結晶膜１３．２２への酸素の溶は込
みを利用す慝ようにしてもよい。
２に酸素を混入させる方法は、ＳｉＯ２膜１２中含まれ
ている酸素を利用するようにしているが、例えば酸素を
１４０ ＫｅＶ 、 ドーズ量が１×１０１３〜１×
ＩＱ １線でシリコン単結晶膜１３．２２のバック界面
にイオン注入するようにしてもよく、また、５ｉ０２膜
１２膜面２近の酸素濃度を高くしておき、レーザ再結晶
化過程でシリコン単結晶膜１３．２２への酸素の溶は込
みを利用す慝ようにしてもよい。
さらに、シリコン単結晶膜１３．２２は、ＳｉＯ＋膜１
２上に形成されているが、例えば、シリコン窒化膜（Ｓ
ｉ膜）上に形成されていてもよく、少なくとも下地絶縁
膜上に形成されていればよい。
２上に形成されているが、例えば、シリコン窒化膜（Ｓ
ｉ膜）上に形成されていてもよく、少なくとも下地絶縁
膜上に形成されていればよい。
また、窒素（Ｎ）をシリコン単結晶膜１３．２２のバッ
ク界面付近にイオン注入するようにしているが、部分的
に析出物の核となる核形成用不純物であればよく、例え
ば炭素等を用いることもできる。
ク界面付近にイオン注入するようにしているが、部分的
に析出物の核となる核形成用不純物であればよく、例え
ば炭素等を用いることもできる。
Ｃ発明の効果〕
以上説明したように本発明によれば、下地絶縁膜上のシ
リコン単結晶膜に形成される半導体装置において、その
チャネル部を除くソース・ドレイン領域あるいはその下
部にゲッタリング源の欠陥層域を形成し、またその半導
体装置の欠陥層域を部分的に析出物の核となる核形成用
の不純物を導入し熱処理で形成するようにしているため
、ゲッタリング作用によるデバイス特性の向上と、歩留
りの向上が達成でき、かつバンクチャネルのリーク電流
も減少できる。
リコン単結晶膜に形成される半導体装置において、その
チャネル部を除くソース・ドレイン領域あるいはその下
部にゲッタリング源の欠陥層域を形成し、またその半導
体装置の欠陥層域を部分的に析出物の核となる核形成用
の不純物を導入し熱処理で形成するようにしているため
、ゲッタリング作用によるデバイス特性の向上と、歩留
りの向上が達成でき、かつバンクチャネルのリーク電流
も減少できる。
第１図は本発明実施例のＳＯＩ膜に形成した半導体装置
の断面図、 第２図は第１図のデバイス平面図、 第３図Ｔａ）〜（Ｃ）は本発明実施例のＩＧ法によるＳ
ＯＩ膜°半導体装置の製造工程断面図、 第４図は他の実施例に係るＳＯＩ膜に形成した半導体装
置の断面図である。 図において、 １１はＰ型シリコン基板、 １２は ＳｉＯ＋膜、 １３はシリコン単結晶膜、 １４、１５はソース・ドレイン領域、 １６はチャネル領域、 １７、３１．４１．５１．６１は欠陥層域、１８はゲー
ト酸化膜、 １９はゲート電極、 ２１はポリシリコン謄、 ２２はシリコン単結晶膜、 ２３は ５ｉ０２膜、 ２４はレジスト膜、 ３２は保護膜、 ３３、３４はアルミニウム電極 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
の断面図、 第２図は第１図のデバイス平面図、 第３図Ｔａ）〜（Ｃ）は本発明実施例のＩＧ法によるＳ
ＯＩ膜°半導体装置の製造工程断面図、 第４図は他の実施例に係るＳＯＩ膜に形成した半導体装
置の断面図である。 図において、 １１はＰ型シリコン基板、 １２は ＳｉＯ＋膜、 １３はシリコン単結晶膜、 １４、１５はソース・ドレイン領域、 １６はチャネル領域、 １７、３１．４１．５１．６１は欠陥層域、１８はゲー
ト酸化膜、 １９はゲート電極、 ２１はポリシリコン謄、 ２２はシリコン単結晶膜、 ２３は ５ｉ０２膜、 ２４はレジスト膜、 ３２は保護膜、 ３３、３４はアルミニウム電極 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
Claims (8)
- （１）絶縁体（１２）上のシリコン単結晶膜（１３）に
形成した半導体装置において、 そのチャネル領域（１６）を除くソース・ドレイン（１
４、１５）領域およびその近傍にゲッタリング源の欠陥
層域（１７、３１、４１、５１、６１）を形成してなる
ことを特徴とする半導体装置。 - （２）前記欠陥層域（３１、５１）は、ソース・ドレイ
ン（１４、１５）領域の両側に形成されてなることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （３）前記欠陥層域（４１）は、ソース・ドレイン（１
４、１５）領域の下側に形成されてなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （４）前記欠陥層域（６１）は、ソース・ドレイン（１
４、１５）領域の両側から下側にかけて形成されてなる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （５）絶縁体（１２）上に形成するシリコン単結晶膜（
１３）に部分的に核形成用不純物を混入する工程と、 前記不純物を熱処理により核として析出物を成長させ欠
陥層域（１７、３１、４１、５１、６１）を形成する工
程と、 前記欠陥層域（１７、３１、４１、５１、６１）を除く
無欠陥層域にチャネル領域（１６）を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - （６）前記核形成用不純物を混入する工程は、イオン注
入により窒素または炭素を混入することを特徴とする特
許請求の範囲第５項記載の製造方法。 - （７）前記シリコン単結晶膜（１３）は、前記絶縁体（
１２）に含む酸素を混入する工程により形成されること
を特徴とする特許請求の範囲第５項記載の製造方法。 - （８）前記シリコン単結晶膜（１３）は、チャネル領域
（１６）を除く領域に析出物用の酸素をイオン注入によ
り混入する工程により形成されることを特徴とする特許
請求の範囲第５項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP261688A JPH01181473A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP261688A JPH01181473A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181473A true JPH01181473A (ja) | 1989-07-19 |
Family
ID=11534336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP261688A Pending JPH01181473A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5312771A (en) * | 1990-03-24 | 1994-05-17 | Canon Kabushiki Kaisha | Optical annealing method for semiconductor layer and method for producing semiconductor device employing the same semiconductor layer |
| EP0840367A2 (en) * | 1996-10-31 | 1998-05-06 | Motorola, Inc. | Method for fabricating a semiconductor device using lateral gettering |
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-01-11 JP JP261688A patent/JPH01181473A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5312771A (en) * | 1990-03-24 | 1994-05-17 | Canon Kabushiki Kaisha | Optical annealing method for semiconductor layer and method for producing semiconductor device employing the same semiconductor layer |
| EP0840367A2 (en) * | 1996-10-31 | 1998-05-06 | Motorola, Inc. | Method for fabricating a semiconductor device using lateral gettering |
| EP0840367A3 (en) * | 1996-10-31 | 1998-09-30 | Motorola, Inc. | Method for fabricating a semiconductor device using lateral gettering |
| KR100326694B1 (ko) * | 1996-10-31 | 2002-08-08 | 모토로라 인코포레이티드 | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 |
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
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