JPH01181225A - Logical circuit - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第９〜１６図）発明が
解決しようとする問題点
問題点を解決するための手段
作用
実施例
本発明の第１実施例 （第１．２図）本発明の第
２実施例 （第３図）本発明の第３実施例
（第４図）本発明の第４実施例 （第５図）本
発明の第５実施例 （第６図）本発明の第６実施
例 （第７図）本発明の第７実施例 （第
８図）発明の効果
〔概 要〕
論理回路に関し、
スイッチング過渡期の貫通電流を少なくして低速動作時
の電力消費を抑制することを目的とし、高レベル電源に
接続された少な（とも１つのＰチャネルＭＯＳトランジ
スタと、低レベル電源に接続された少なくとも１つのＮ
チャネルＭＯＳトランジスタと、を備え、該トランジス
タの何れか一方が導通すると高レベル電源若しくは低レ
ベル電源を論理出力として出力する論理回路において、
前記ＰチャネルＭＯＳトランジスタと高レベル電源の間
、若しくはＮチャネルＭＯＳトランジスタと低レベル電
源の間に抵抗可変手段を設け、該抵抗可変手段は、所定
の制御信号に従って該トランジスタへの電源供給経路抵
抗を増大させるように構成している。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Prior Art (Figures 9 to 16) Problems to be Solved by the Invention Means for Solving the Problems Action Embodiments of the Invention 1st embodiment (Figure 1.2) 2nd embodiment of the present invention (Figure 3) 3rd embodiment of the present invention
(Fig. 4) Fourth embodiment of the invention (Fig. 5) Fifth embodiment of the invention (Fig. 6) Sixth embodiment of the invention (Fig. 7) Seventh embodiment of the invention (Fig. Figure 8) Effects of the invention [Summary] With regard to logic circuits, the purpose of this invention is to suppress power consumption during low-speed operation by reducing the through current during the switching transition period. a P-channel MOS transistor and at least one N transistor connected to a low-level power supply;
A logic circuit comprising a channel MOS transistor, and outputs a high level power supply or a low level power supply as a logic output when either one of the transistors becomes conductive,
A variable resistance means is provided between the P-channel MOS transistor and the high-level power supply or between the N-channel MOS transistor and the low-level power supply, and the variable resistance means adjusts the resistance of the power supply path to the transistor according to a predetermined control signal. It is configured to increase.
本発明は、論理回路に関し、詳しくは、高速動作型の論
理ゲートを低速動作で用いる場合、該ゲートへの電源供
給経路の抵抗を増大し、スイッチング過渡期の貫通電流
を少なくして低速動作時の電力消費を抑制した論理回路
に関する。The present invention relates to logic circuits, and more particularly, when a high-speed operation type logic gate is used for low-speed operation, the resistance of the power supply path to the gate is increased and the through current during the switching transition period is reduced to reduce the through-current during the low-speed operation. This invention relates to a logic circuit that suppresses power consumption.
近時、Ｖ Ｌ Ｓ Ｉ （Ｖｅｒｙ Ｌａｒｇｅ ５
ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術の発展に伴っ
て集積回路のカスタム化が行われており、ゲートアレイ
はカスタムＩＣを作るうえで重要な役割を担っている。Recently, VLSI (Very Large 5
With the development of integrated circuit technology, integrated circuits are being customized, and gate arrays play an important role in manufacturing custom ICs.
ゲートアレイは、共通の基板上にＣＭＯ３やＥＣＬ等の
基本セルを配列したマスタウェーハを予め大量に製造し
、ユーザからの受注の都度、少量のマスタウェーハを取
り出してこれに対しユーザ要求に応じた配線を行うこと
により、多品種少量のカスタムＩＣを作るものである。For gate arrays, master wafers in which basic cells such as CMO3 and ECL are arranged on a common substrate are manufactured in large quantities in advance, and each time an order is received from a user, a small amount of master wafers are taken out to meet the user's requests. By performing wiring, custom ICs can be produced in a wide variety of products and in small quantities.
例えば、ＣＭＯＳゲートアレイの場合、配線前の基本セ
ルはそれぞれ一対のＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタからなり、これらのトラン
ジスタを組み合わせたり、あるいは複数の基本セルのト
ランジスタを組み合わせたりして所望の論理ゲートを得
ることができる。For example, in the case of a CMOS gate array, each basic cell before wiring consists of a pair of N-channel MOS transistors and a PMOS transistor.
It consists of channel MOS transistors, and a desired logic gate can be obtained by combining these transistors or by combining transistors of a plurality of basic cells.
第９〜１６図はこのようにして作られた各種論理ゲート
を示している。第９図はＰチャネルＭＯ≦トランジスタ
（以下、ＰＭＯ３という）Ｑｌ とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯ３という）Ｑ２とにより作ら
れたインバータゲート１を示し、その記号を第１０図に
示す、第１１図はＰＭＯ８Ｑ３、Ｑ４およびＮ Ｍ Ｏ
Ｓ Ｑｓ 、Ｑ＆により作られた２人力ＮＡＮＤゲート
２を示し、その記号を第１２図に示す、第１３図はＰ
Ｍ ＯＳ Ｑ’ｔ 、ＱｓおよびＮＭＯ８Ｑ９、ＱＩｏ
により作られた２人力ＮＯＲゲート３を示し、その記号
を第１４図に示す。9 to 16 show various logic gates made in this manner. FIG. 9 shows an inverter gate 1 made of a P-channel MO≦transistor (hereinafter referred to as PMO3) Ql and an N-channel MOS transistor (hereinafter referred to as NMO3) Q2, whose symbols are shown in FIG. The diagram shows PMO8Q3, Q4 and NMO
S Qs , shows a two-man power NAND gate 2 made by Q&, its symbol is shown in Fig. 12, Fig. 13 is P
M OS Q't, Qs and NMO8Q9, QIo
A two-man powered NOR gate 3 made by the above method is shown, and its symbol is shown in FIG.
第１５図はＰ Ｍ ＯＳ Ｑ ｒ ｒ 〜Ｑ ＋ ｘお
よびＮ Ｍ ＯＳ Ｑ ｒ ａ〜Ｑ０により作られた２
人力０Ｒ−ＮＡＮＤ複合ゲート４を示し、その記号を第
１６図に示す、なお、第９〜１６図において、Ｖｃｃは
高レベル電源、Ｇは低レベル電源（接地電位）、Ａ、Ｂ
、Ｃは入力端子、Ｘは出力端子を表す。Figure 15 shows the 2
A human powered 0R-NAND composite gate 4 is shown, and its symbol is shown in FIG. 16. In FIGS. 9 to 16, Vcc is a high level power supply, G is a low level power supply (ground potential), A, B
, C represents an input terminal, and X represents an output terminal.
一方、このようにして作られた論理ゲートは、用途によ
って高速のスイッチングスピードが要求され、例えば、
高速演算や画情処理等の用途ではこの傾向が強い、そこ
で、基本セルを構成する各トランジスタのディメンショ
ンを大きくし、容量性負荷を高速にドライブできるよう
にしてそのスイッチングスピードの高速化を図っている
。On the other hand, logic gates made in this way are required to have high switching speed depending on the application, for example,
This tendency is strong in applications such as high-speed calculations and image processing, so we increased the dimensions of each transistor that makes up the basic cell so that it can drive capacitive loads at high speed, increasing its switching speed. There is.
しかしながら、このような従来のゲートアレイにあって
は、その基本セルを、近時の高速化要求に対応するディ
メンションの大きなトランジスタによって構成していた
ため、例えば、それ程の高速さを要しない論理ゲートを
上記基本セルで構成した場合、スイッチング過渡期に流
れる電源電流のピーク値（いわゆる貫通電流）が大きく
、低速動作時の電力消費を抑制することが困難であると
いった問題点があった。However, in such conventional gate arrays, the basic cells were made up of transistors with large dimensions to meet recent demands for higher speeds, so for example, logic gates that do not require such high speeds When configured using the basic cell described above, there is a problem in that the peak value of the power supply current flowing during the switching transition period (so-called through current) is large, making it difficult to suppress power consumption during low-speed operation.
本発明は、このような問題点に鑑みてなされたもので、
論理ゲートの電源供給経路の抵抗を必要に応じて増大さ
せることにより、スイッチング過渡期の貫通電流を少な
くし、低速動作時の電力消費を抑制することを目的とし
ている。The present invention was made in view of these problems, and
By increasing the resistance of the power supply path of the logic gate as necessary, the purpose is to reduce the through current during the switching transition period and suppress power consumption during low-speed operation.
本発明では、上記目的を達成するために、高レベル電源
に接続された少なくとも１つのＰチャネルＭＯＳトラン
ジスタと、低レベル電源に接続された少なくとも１つの
ＮチャネルＭＯＳトランジスタと、を備え、該トランジ
スタの何れか一方が導通すると高レベル電源若しくは低
レベル電源を論理出力として出力する論理回路において
、前記ＰチャネルＭＯＳトランジスタと高レベル電源の
間、若しくはＮチャネルＭＯ３Ｉ−ランジスタと低レベ
ル電源の間に抵抗可変手段を設け、該抵抗可変手段は、
所定の制御信号に従って該トランジスタへの電源供給経
路抵抗を増大させるように構成している。In order to achieve the above object, the present invention includes at least one P-channel MOS transistor connected to a high-level power supply and at least one N-channel MOS transistor connected to a low-level power supply. In a logic circuit that outputs a high-level power supply or a low-level power supply as a logic output when either one is conductive, a variable resistance is provided between the P-channel MOS transistor and the high-level power supply, or between the N-channel MO3I-transistor and the low-level power supply. means is provided, and the resistance variable means comprises:
The power supply path resistance to the transistor is increased in accordance with a predetermined control signal.
本発明では、抵抗可変手段に所定の制御信号を加えると
、ＰチャネルＭＯ５）ランジスタおよびＮチャネルＭＯ
Ｓトランジスタへの電流供給経路の抵抗が増大され、ま
た、所定の制御信号を加えないと、該抵抗は最小値に置
かれる。In the present invention, when a predetermined control signal is applied to the resistance variable means, the P-channel MO5) transistor and the N-channel MO
The resistance of the current supply path to the S transistor is increased and, without application of a predetermined control signal, the resistance is placed at a minimum value.
したがって、上記ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタを用いて高速の論理ゲー
トを組む場合は、所定の制御信号を加えないようにして
スイッチング速度の高速化を図り、一方、低速の論理ゲ
ートを組む場合は、所定の制御信号を加えてスイッチン
グ過渡時の貫通電流を抑制させることができる。Therefore, when building a high-speed logic gate using the above P-channel MOS transistors and N-channel MOS transistors, the switching speed is increased by not applying a predetermined control signal, and on the other hand, when building a low-speed logic gate, In this case, a predetermined control signal can be added to suppress the through current during switching transients.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第１図は本発明に係る論理回路の一実施例を示す図であ
り、ＣＭＯＳゲートアレイに適用した例である。FIG. 1 is a diagram showing an embodiment of a logic circuit according to the present invention, and is an example applied to a CMOS gate array.
まず、構成を説明する。第１図において、１０はＣＭＯ
Ｓゲートアレイの基本セルを用いて構成されたインバー
タゲートであり、インバータゲート１０はＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯ８という）にｈ＋およ
びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ３とい
う）Ｑ、により構成されている。Ｑｔｔのソースは接地
電位（低レベル電源）Ｇに接続され、Ｑｏのドレインは
Ｑ富、のソースに接続されている。Ｑ□およびＱｏのゲ
ートは共通にされ、また、Ｑ□のドレインはＣＭＯＳゲ
ートアレイの基本セルに新たに設けられた抵抗可変手段
としてのデプレッションＰチャネルＭＯＳトランジスタ
（以下、デプレッションＰＭＯ３という）Ｑ−３のソー
スに接続されている。デプレッションＰＭＯ３Ｑｚｓの
ドレインは高レベル電源Ｖｃｃに接続され、このデプレ
ッシシンＰＭＯ３Ｑ富、のドレイン−ソース間を介して
上記Ｑ□、Ｑ２゜にドレイン電流が供給される。なお、
Ａは入力端子、Ｘは出力端子を表す。First, the configuration will be explained. In Figure 1, 10 is CMO
This is an inverter gate constructed using basic cells of an S gate array, and the inverter gate 10 is a P channel M
It is composed of an OS transistor (hereinafter referred to as PMO8), an h+ and an N channel MOS transistor (hereinafter referred to as NMO3) Q. The source of Qtt is connected to ground potential (low level power supply) G, and the drain of Qo is connected to the source of Qt. The gates of Q□ and Qo are shared, and the drain of Q□ is a depletion P-channel MOS transistor (hereinafter referred to as depletion PMO3) Q-3 as a resistance variable means newly provided in the basic cell of the CMOS gate array. connected to the source. The drain of the depletion PMO3Qzs is connected to the high level power supply Vcc, and a drain current is supplied to the Q□ and Q2° through the drain and source of the depletion PMO3Qzs. In addition,
A represents an input terminal, and X represents an output terminal.
次に、作用を説明する。Next, the effect will be explained.
一般に、デプレッション型のＭＯＳトランジスタは、ド
レイン−ゲート間電圧ＶＤ３を一定にしてゲート電圧Ｖ
。を変化させると、このゲート電圧ｖｅｓの変化、すな
わち、チャネル抵抗の変化に応じてドレイン電流１１が
コントロールされる。例・えば、第２図に示すデプレッ
ションＮチャネルＭＯＳトランジスタの特性図によれば
、Ｖゎ、’４５Ｖで一定のとき、ＶａＳが＋５ＶとＯｖ
の間で変化すると、■、はおよそ６ｍＡと１ｍＡの２つ
の値を取る。すなわち、ｖｏをＯｖにしたとき！、は少
なく流れ、また＋５■にしたときはおよそ５倍のＩ、が
流れる。なお、デプレッションＰチャネルＭＯＳトラン
ジスタの場合でも上記同様にＩＤの変化が見られるが、
この場合、Ｖａｓ”” ＋ ５ Ｖで１゜が少なく流れ
、ＯｖでＩわが増加するといったように上記Ｎチャネル
と反対の動作となる。In general, a depletion type MOS transistor maintains a constant drain-gate voltage VD3 and a gate voltage VD3.
. When ves is changed, the drain current 11 is controlled according to the change in the gate voltage ves, that is, the change in the channel resistance. For example, according to the characteristic diagram of a depletion N-channel MOS transistor shown in Fig. 2, when V is constant at 45V, VaS is +5V and Ov
When varying between, ■, takes two values of approximately 6 mA and 1 mA. In other words, when you change vo to Ov! , flows less, and when +5■ is set, approximately 5 times as much I flows. Note that in the case of a depletion P-channel MOS transistor, a change in ID is also seen as above, but
In this case, the operation is opposite to that of the N channel, such that 1° flows less at Vas"" + 5 V and I increases at Ov.
今、ユーザから低速型の回路要求があった場合、デプレ
ッションＰＭＯＳＱｚ、のゲートを高レベル電源Ｖｃｃ
に配線する。これにより、デプレッションＰ ＭＯＳ
Ｑｚｓのゲートには高レベル電源Ｖｃｃが所定の制御信
号Ｓとして加えられ、デプレッションＰＭＯ３Ｑ＊ｓの
！わ、すなわち、Ｑ□の■。が少ないものとなる。そし
て、インバータゲートｌＯの入力端子Ａに入力された論
理信号が論理“０”のとき、Ｑ！ｌがＯＮＬ、この少な
いｌｆｌをもって出力端子Ｘ以降の容量性負荷をドライ
ブすることとなる。また、スイッチング過渡時にはＱ□
およびＱｏの双方が共にＯＮする期間があり、このとき
、双方のトランジスタを通して大きな貫通電流が流れ、
省電力化の障害となっていた０本実施例ではインバータ
ゲート１０を流れるスイッチング過渡時の貫通電流が上
記少ない１０によって抑制されるので、低速動作時の電
力消費を抑制することができる。If there is a request for a low-speed circuit from the user, the gate of the depletion PMOS Qz will be connected to the high level power supply Vcc.
Wire to. This results in depression PMOS
A high level power supply Vcc is applied as a predetermined control signal S to the gate of the depletion PMO3Q*s! Wow, that is, Q□■. becomes less. Then, when the logic signal input to the input terminal A of the inverter gate IO is logic "0", Q! l is ONL, and the capacitive load after the output terminal X is driven with this small lfl. Also, during switching transient, Q□
There is a period when both Qo and Qo are ON, and at this time, a large through current flows through both transistors.
In this embodiment, the through current flowing through the inverter gate 10 during switching transients, which has been an obstacle to power saving, is suppressed by the above-mentioned small value 10, so power consumption during low-speed operation can be suppressed.
一方、ユーザから高速型の回路要求があった場合には、
デプレッションＰ Ｍ ＯＳ Ｑ ｔ ｓのケートヲ低
レベル電源（Ｇ）に接続することにより、このデプレッ
ションＰ Ｍ ＯＳ Ｑｚｓの■。を大きくすることが
できるので、インバータゲート１０のスイッチング速度
を高速化することができる。On the other hand, if a user requests a high-speed circuit,
■ of this depression PM OS Qzs by connecting the depression PM OS Qts's Kate to the low level power supply (G). Since it is possible to increase the switching speed of the inverter gate 10, it is possible to increase the switching speed of the inverter gate 10.
なお、上記実施例では、論理ゲートをインバータとした
が、これに限らず、ＣＭＯＳゲートアレイで作られる他
の各種論理ゲートや論理ゲートの組み合わせであっても
よい。In the above embodiment, the logic gate is an inverter, but the invention is not limited to this, and various other logic gates made of a CMOS gate array or a combination of logic gates may be used.
第３図は、本発明に係る論理回路の第２実施例を示す図
であり、論理ゲートを２人力ＮＡＮＤゲート１１とした
例である。FIG. 3 is a diagram showing a second embodiment of the logic circuit according to the present invention, and is an example in which the logic gate is a two-manual NAND gate 11.
２人力ＮＡＮＤゲート１１はＰ Ｍ ＯＳ Ｑｚａ、Ｑ
２゜およびＮＭＯ３Ｑｇｉ、Ｑ２．により構成され、Ｐ
ＭＯ５−Ｑｔａ、Ｑ−３の共通にされたドレインと高レ
ベル定電源Ｖｃｃの間にデプレッションＰＭＯ３（抵抗
可変手段）Ｑ２．を設けている。そして、２人力ＮＡＮ
Ｄゲート１１が低速型要求の場合、デプレッションＰＭ
Ｏ３Ｑｚａのゲートが高レベル電源Ｖｃｃに接続され、
また高速型要求の場合、低レベル電源（Ｇ）に接続され
る。Two-man power NAND gate 11 is P M OS Qza, Q
2° and NMO3Qgi, Q2. It is composed of P
A depression PMO3 (resistance variable means) Q2. has been established. And two-man power NAN
When D gate 11 is a low speed type request, depression PM
The gate of O3Qza is connected to the high level power supply Vcc,
In addition, in the case of a high-speed type request, it is connected to a low level power supply (G).
第４図は、本発明に係る論理回路の第３実施例を示す図
であり、論理ゲートを２人力ＮＯＲゲート１２とした例
である。FIG. 4 is a diagram showing a third embodiment of the logic circuit according to the present invention, and is an example in which the logic gate is a two-manual NOR gate 12.
２人力ＮＯＲゲート１２はＰ Ｍ ＯＳ Ｑｚｑ、Ｑ、
。およびＮ Ｍ ＯＳ ＱＳ１、Ｑｓｚにより構成され
、ＰＭＯＳＱｔ、と高レベル電源ＶｃｃＯ間にデプレッ
ションＰＭＯ３（抵抗可変手段）Ｑ３３を設けている。The two-man powered NOR gate 12 is P M OS Qzq, Q,
. and NMOS QS1, Qsz, and a depletion PMO3 (variable resistance means) Q33 is provided between the PMOS Qt and the high level power supply VccO.
そして、２人力ＮＯＲゲート１２が低速型要求の場合、
デプレッションＰ Ｍ ＯＳ Ｑｓ３のゲートが高レベ
ル電源Ｖｃｃに接続され、また高速型要求の場合、低レ
ベル電源（Ｇ）に接続される。Then, if the two-man powered NOR gate 12 is a low-speed type request,
The gate of the depletion PMOS Qs3 is connected to the high level power supply Vcc, and also to the low level power supply (G) in the case of a high speed type request.
第５図は、本発明に係る論理回路の第４実施例を示す図
であり、論理ゲートを２人力０Ｒ−ＮＡＮＤ複合ゲート
１３とした例である。FIG. 5 is a diagram showing a fourth embodiment of the logic circuit according to the present invention, and is an example in which the logic gate is a two-manufactured 0R-NAND composite gate 13.
２人力０Ｒ−ＮＡＮＤ複合ゲート１３はＰＭＯ３Ｑ４４
〜Ｑ４＆およびＮＭＯＳ Ｑ４？〜Ｑ４９により構成さ
れ、ＰＭＯ３Ｑ４４、Ｑ４ｓの共通にされたドレインと
高レベル電源ＶｃｃＯ間にはデプレッションＰＭＯ３（
抵抗可変手段）ＱＳ。が設けられている。2-person power 0R-NAND composite gate 13 is PMO3Q44
~Q4 & and NMOS Q4? ~ Q49, and a depletion PMO3 (
Resistance variable means) QS. is provided.
そして、２人力ＯＲ−ＮＡＮＤ複合ゲート１３が低速型
要求の場合、デプレッションＰＭＯ３Ｑｓ。のゲートが
高レベル電源Ｖｃｃに接続され、また、高速型要求の場
合、低レベル電源（Ｇ）に接続される。If the two-man OR-NAND composite gate 13 has a low-speed request, depression PMO3Qs. The gate of is connected to the high level power supply Vcc, and also to the low level power supply (G) in the case of high speed type requests.
なお、上記第１〜４実施例では論理ゲートと高レベル電
源ＶｃｃＯ間に抵抗可変手段としてのデプレッションＰ
ＭＯ３Ｑ＊ｓ、Ｑ２１、Ｑｏ、Ｑ、。を設けているが、
本発明はこれに限らず、例えば、論理ゲートと低レベル
電源（Ｇ）の間に抵抗可変手段を設けてもよい。In addition, in the first to fourth embodiments described above, a depression P as a resistance variable means is connected between the logic gate and the high level power supply VccO.
MO3Q*s, Q21, Qo, Q,. However,
The present invention is not limited to this, and for example, variable resistance means may be provided between the logic gate and the low-level power supply (G).
第６図は、本発明に係る論理回路の第５実施例を示す図
である０、本実施例では、Ｐ Ｍ ＯＳ Ｑ ｓ Ｉお
よびＮＭＯ３Ｑｓｇにより構成されたインバータゲート
１４と低レベル電源（Ｇ）の間に抵抗可変手段としての
デプレッションＮチャネルＭＯＳトランジスタ（以下、
デプレッションＮＭＯ３という）Ｑａｓを設けている。FIG. 6 is a diagram showing a fifth embodiment of the logic circuit according to the present invention. A depletion N-channel MOS transistor (hereinafter referred to as
Qas (called depression NMO3) is provided.
そして、インバータゲート１４が低速型要求の場合、デ
プレッションＮＭＯ３Ｑ□のゲートが低レベル電源（Ｇ
）に接続され、また、高速型要求の場合、高レベル電源
Ｖｃｃに接続される。このようにしても、第１実施例と
同様の効果を得ることができる。When the inverter gate 14 has a low speed type request, the gate of the depletion NMO3Q□ is connected to the low level power supply (G
) and, in the case of high-speed type requests, to a high-level power supply Vcc. Even in this case, the same effects as in the first embodiment can be obtained.
なお、論理ゲートはインバータゲートに限らず、前記各
実施例のＮＡＮＤゲートや２人力ＮＯＲゲートおよび２
人力０Ｒ−ＮＡＮＤ複合ゲートあるいは他の組み合わせ
論理ゲートにも適用できることは勿論である。Note that the logic gate is not limited to the inverter gate, but also includes the NAND gate, the two-man NOR gate, and the two-manual NOR gate of each of the above embodiments.
Of course, it can also be applied to a manual 0R-NAND composite gate or other combinational logic gates.
また、上記各実施例のデプレッションＰ（あるいはＮ）
チャネルＭＯＳトランジスタと並列に同一チャネルのエ
ンハンスメントＭＯＳトランジスタを接続し、これら双
方のゲートを接続することにより、高速動作時の１゜を
更に大きくすることができる。In addition, depression P (or N) in each of the above embodiments
By connecting an enhancement MOS transistor of the same channel in parallel with the channel MOS transistor and connecting the gates of both, 1° during high-speed operation can be further increased.
すなわち、第７図に本発明の第６実施例を示すように、
論理ゲート１６と高レベル電源Ｖｃｃの間にデプレッシ
ョンＰＭＯ３（抵抗可変手段）Ｑ、４を設けた場合には
、このデプレッションＰＭＯ３ＱＳ４と並列にエンハン
スメントＰ Ｍ ＯＳ Ｑｓｓを接続し、双方のトラン
ジスタのゲートを接続する。That is, as shown in FIG. 7 showing the sixth embodiment of the present invention,
When depletion PMO3 (variable resistance means) Q and 4 are provided between the logic gate 16 and the high-level power supply Vcc, an enhancement PMOS Qss is connected in parallel with the depletion PMO3QS4, and the gates of both transistors are connected. do.
あるいは、第８図に本発明の第７実施例を示すように論
理ゲー）１７と低レベル電源（Ｇ）の間にデプレッショ
ンＮＭＯ３（抵抗可変手段）Ｑｌ＆を設けた場合には、
このデプレッションＮＭＯＳ Ｑｌ、と並列にエンハン
スメントＮＭＯ３Ｑ！ｌ？を接続し、双方のトランジス
タのゲートを接続する。このような第６および第７実施
例によれば、デプレッションＰＭＯ３Ｑｓａおよびデプ
レッションＮＭＯ８ＱＳｔｈの１゜が大きくなるような
電圧がゲートに加えられたとき、すなわち、高速動作時
、これらに並列にされたエンハンスメントＰＭＯ３Ｑ、
ＳおよびエンハンスメントＮ Ｍ ＯＳ ＱｓＪ’ＯＮ
シ、論理ゲートに加えられる電源供給の経路が、デプ
レッションＰ Ｍ ＯＳ ＱｓａとエンハンスメントＰ
ＭＯ３ＱＳＳおよびデプレッションＮＭＯ３Ｑｓ＆とエ
ンハンスメントＮ Ｍ ＯＳ Ｑｓｙの各々のチャネル
となり、この間の経路抵抗が小さなものに抑えられる。Alternatively, if a depletion NMO3 (resistance variable means) Ql& is provided between the logic game) 17 and the low-level power supply (G) as shown in FIG. 8 in a seventh embodiment of the present invention,
In parallel with this depression NMOS Ql, enhancement NMO3Q! l? and connect the gates of both transistors. According to the sixth and seventh embodiments, when a voltage is applied to the gates such that depletion PMO3Qsa and depletion NMO8QSth increase by 1°, that is, during high-speed operation, the enhancement PMO3Q connected in parallel with these ,
S and Enhancement N M OS QsJ'ON
The power supply path applied to the logic gate is connected to the depletion P M OS Qsa and the enhancement P
This becomes a channel for each of MO3QSS, depletion NMO3Qs&, and enhancement NMOS Qsy, and the path resistance therebetween is kept small.
したがって、高速動作時に充分な電源電流が供給され、
スイッチングスピードが向上する。−方、デプレッショ
ンＰ Ｍ ＯＳ ＱｓａおよびデプレッションＮＭＯ３
Ｑｓｉの！。が小さくなるような電圧がゲートに加えら
れると、すなわち、低速動作時、これらに並列にされた
エンハンスメントＰＭＯ３Ｑｓｓおよびエンハンスメン
トＮＭＯ３Ｑｓ？がＯＦＦとなるので、低速型の要求時
には、このエンハンスメントＰ Ｍ ＯＳ Ｑｓｓおよ
びエンハンスメン） Ｎ Ｍ ＯＳ Ｑ Ｓ ？は作用
せず、前記各実施例と同様にスイッチング過渡時の貫通
電流が抑制される。Therefore, sufficient power supply current is supplied during high-speed operation, and
Switching speed is improved. - depression P M OS Qsa and depression NMO3
Qsi's! . When a voltage is applied to the gate such that the voltage becomes small, that is, during low-speed operation, the enhancement PMO3Qss and the enhancement NMO3Qs? is turned OFF, so when a low-speed type is requested, this enhancement (P M OS Qss and Enhancement Men) N M OS Q S ? does not work, and the through current during switching transients is suppressed as in each of the embodiments described above.
このように上記各実施例では、論理ゲートと高レベル電
源ＶＣＣ％あるいは論理ゲートと低レベル電源（Ｇ）と
の間の電源供給経路に、デプレッションＰチャネルＭＯ
ＳトランジスタあるいはデプレッションＮチャネルＭＯ
Ｓトランジスタを設け、低速動作要求時、このデプレッ
ションＭＯＳトランジスタのチャネル抵抗を増大させて
これらのトランジスタを流れ葛ドレイン電流■。を小さ
（している、したがって、論理ゲートへの電源供給経路
の抵抗が、低速動作要求時に増大し、スイッチング過渡
時における貫通電流を抑制して省電力化を図ることがで
きる。As described above, in each of the above embodiments, a depletion P channel MO is provided in the power supply path between the logic gate and the high level power supply VCC% or between the logic gate and the low level power supply (G).
S transistor or depletion N channel MO
S transistors are provided, and when low-speed operation is required, the channel resistance of this depletion MOS transistor is increased and a drain current flows through these transistors. Therefore, the resistance of the power supply path to the logic gate increases when low-speed operation is required, and it is possible to suppress the through current during switching transients and save power.
なお、上記各実施例では、電源経路に設けられたデプレ
ッションＰチャネルＭＯＳトランジスタあるいはデプレ
ッションＮチャネルＭＯＳトランジスタのゲートと高レ
ベル電源Ｖｃｃ、あるいは低レベル電源ＣＧ）との間の
配線を変更して低速動作要求および高速動作要求に応え
ているが、これに限らず、“ｌ”、“０”に変化するコ
ントロール信号（所定の制御信号）を外部で生成し、例
えば、デプレッションＰチャネルＭＯＳトランジスタに
あっては、高速動作時“０” （“θ″＝Ｏｖ）、低速
動作時“１″ （“１”−十５ｖ）をゲートに印加する
ようにしてもよい。In each of the above embodiments, low-speed operation is achieved by changing the wiring between the gate of the depletion P-channel MOS transistor or depletion N-channel MOS transistor provided in the power supply path and the high-level power supply Vcc or low-level power supply CG). However, the present invention is not limited to this, and it is possible to generate a control signal (predetermined control signal) that changes to "L" or "0" externally, for example, in a depletion P-channel MOS transistor. In this case, "0"("θ"=Ov) may be applied to the gate during high-speed operation, and "1"("1"-15v) may be applied to the gate during low-speed operation.
本発明によれば、論理ゲートの電源供給経路の抵抗を、
必要に応じて増大させることができるので、スイッチン
グ過渡時の貫通電流を少なくすることができ、低速動作
時の電力消費を抑制することができる。According to the present invention, the resistance of the power supply path of the logic gate is
Since it can be increased as needed, the through current during switching transients can be reduced, and power consumption during low-speed operation can be suppressed.
第１．２図は本発明の第１実施例を示す図であり、
第１図はその回路図、
第２図はそのデプレッションＭＯＳトランジスタの特性
図、
第３図は本発明の第２実施例を示すその回路図、第４図
は本発明の第３実施例を示すその回路図、第５図は本発
明の第４実施例を示すその回路図、第６図は本発明の第
５実施例を示すその回路図、第７図は本発明の第６実施
例を示すその回路図、第８図は本発明の第７実施例を示
すその回路図、第９〜１６図は従来の各種論理ゲートの
回路および記号をそれぞれ示す図である。
Ｖｃｃ・・・・・・高レベル電源、
Ｇ・・・・・・低レベル電源、
Ｑ＊Ｉｓ Ｑｚｓｓ Ｑｚｓ−、ＱｚｑＳＱａａＳＱ４
Ｓ％ Ｑｓｔ・・・・・・ＰＭＯ３゜
ＱｔｇＳＱｇｔ、０３１％ Ｑｓｚ、 Ｑａｓ、Ｑ４９
、Ｑｓｚ・・・・・・ＮＭＯ３゜
Ｑｏ、Ｑｏ、Ｑ３３、Ｑｓｏ、Ｑ、４・・・・・・デプ
レッションＰＭＯ３（抵抗可変手段）、
Ｑ ５２ 、、 Ｑ Ｓ ＆・・・・・・デプレッショ
ンＮＭＯＳ（抵抗可変手段）。Figure 1.2 is a diagram showing a first embodiment of the present invention, Figure 1 is its circuit diagram, Figure 2 is a characteristic diagram of its depletion MOS transistor, and Figure 3 is a second embodiment of the present invention. FIG. 4 is a circuit diagram showing a third embodiment of the present invention, FIG. 5 is a circuit diagram showing a fourth embodiment of the present invention, and FIG. 6 is a fifth embodiment of the present invention. FIG. 7 is a circuit diagram showing a sixth embodiment of the present invention, FIG. 8 is a circuit diagram showing a seventh embodiment of the present invention, and FIGS. 9 to 16 are various conventional circuit diagrams. FIG. 3 is a diagram showing a circuit and a symbol of a logic gate, respectively. Vcc...High level power supply, G...Low level power supply, Q*Is Qzss Qzs-, QzqSQaaSQ4
S% Qst...PMO3゜QtgSQgt, 031% Qsz, Qas, Q49
, Qsz...NMO3゜Qo, Qo, Q33, Qso, Q, 4...Depression PMO3 (resistance variable means), Q52,, QS &...Depression NMOS (variable resistance means).
Claims (2)
ャネルＭＯＳトランジスタと、 低レベル電源に接続された少なくとも１つのＮチャネル
ＭＯＳトランジスタと、を備え、該トランジスタの何れ
か一方が導通すると高レベル電源若しくは低レベル電源
を論理出力として出力する論理回路において、 前記ＰチャネルＭＯＳトランジスタと高レベル電源の間
、 若しくはＮチャネルＭＯＳトランジスタと低レベル電源
の間に抵抗可変手段を設け、 該抵抗可変手段は、所定の制御信号に従って該トランジ
スタへの電源供給経路抵抗を増大させることを特徴とす
る論理回路。(1) At least one P-channel MOS transistor connected to a high-level power supply and at least one N-channel MOS transistor connected to a low-level power supply, and when either one of the transistors becomes conductive, the high-level power supply Alternatively, in a logic circuit that outputs a low-level power source as a logic output, a resistance variable means is provided between the P-channel MOS transistor and the high-level power source, or between the N-channel MOS transistor and the low-level power source, and the resistance variable means comprises: A logic circuit characterized in that the resistance of a power supply path to the transistor is increased in accordance with a predetermined control signal.
タからなり、該トランジスタは、前記所定の制御信号に
従ってチャネル抵抗を増大させることを特徴とする特許
請求の範囲第１項記載の論理回路。(2) The logic circuit according to claim 1, wherein the resistance variable means includes a depletion transistor, and the transistor increases the channel resistance according to the predetermined control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005076A JPH01181225A (en) | 1988-01-13 | 1988-01-13 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005076A JPH01181225A (en) | 1988-01-13 | 1988-01-13 | Logical circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181225A true JPH01181225A (en) | 1989-07-19 |
Family
ID=11601299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005076A Pending JPH01181225A (en) | 1988-01-13 | 1988-01-13 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181225A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983344A (en) * | 1995-09-13 | 1997-03-28 | Nec Corp | Inverter circuit |
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP2016081347A (en) * | 2014-10-17 | 2016-05-16 | 旭化成エレクトロニクス株式会社 | Voltage detection circuit and ic chip |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1988
- 1988-01-13 JP JP63005076A patent/JPH01181225A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| JPH0983344A (en) * | 1995-09-13 | 1997-03-28 | Nec Corp | Inverter circuit |
| JP2016081347A (en) * | 2014-10-17 | 2016-05-16 | 旭化成エレクトロニクス株式会社 | Voltage detection circuit and ic chip |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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