JPH01272230A - Semiconductor circuit device - Google Patents
Semiconductor circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体集積回路に係り、特に論理回路を存する
半導体回路装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor circuit device including a logic circuit.
(従来の技術)。(Conventional technology).
従来から使用されている論理回路としては、例えば、第
10図に示されるインバータがある。As a conventionally used logic circuit, there is an inverter shown in FIG. 10, for example.
このインバータはソースが正電源電位に接続され、ゲー
トが接地電位に接続され、ドレインから出力信号が出力
されるPチャネルMOSトランジスタlと、ソースが接
地され、ゲートに出方信号が入力され、ドレインから出
力信号が出力されるNチャネルMO5トランジスタ3と
を有している。This inverter consists of a P-channel MOS transistor l whose source is connected to a positive power supply potential, whose gate is connected to a ground potential, and an output signal is output from the drain; It has an N-channel MO5 transistor 3 from which an output signal is output.
この回路では、前記PチャネルMosトランジスタ1が
ノーマリ−オン状庭になっているが、半導体論理回路の
高速化が進むにつれ、動作の反応の遅さが問題になり始
めた。すなわち、MOSトランジスタの電圧電流特性に
於いて、各MOSトランジスタのドレイン、ソース間電
圧が一定レベルよりも小さい場合、ドレイン、ソース間
の電流が急激に減少し、入力に対して出力の反応が遅く
なっていた。第2図に点線で示されるこのインバータ回
路の入力、出力信号波形図では、特に入力2レベル(L
)から第ルベル(H)への立上り部分の波形が遅くなっ
ている。In this circuit, the P-channel Mos transistor 1 is normally on, but as semiconductor logic circuits have become faster, slow response has started to become a problem. In other words, in the voltage-current characteristics of MOS transistors, if the voltage between the drain and source of each MOS transistor is lower than a certain level, the current between the drain and source decreases rapidly, and the response of the output to the input is slow. It had become. In the input and output signal waveform diagram of this inverter circuit shown by dotted lines in FIG.
) to the 1st rubel (H), the waveform is slow.
(発明が解決しようとする課題)
上述したように従来の論理回路では、入力信号に対する
出力信号の反応が遅く、高速動作が必要とされる半導体
装置では論理回路の動作を高速に、出力動作の高速化が
可能なインバータ、N。(Problems to be Solved by the Invention) As described above, in conventional logic circuits, the response of output signals to input signals is slow, and in semiconductor devices that require high-speed operation, it is necessary to increase the operation speed of the logic circuit and the output operation. Inverter capable of speeding up N.
R,NAND等の論理回路を有する半導体装置を提供す
ることにある。An object of the present invention is to provide a semiconductor device having logic circuits such as R and NAND.
[発明の構成]
(課題を解決するための手段)
この発明による半導体装置は、中間電位生成回路を論理
回路中のMOSトランジスタのゲートに接続し、ドレイ
ン、ソース間電圧が低い場合でも、一定値以上の電流が
ドレイン、ソース間に流れるようにMOSトランジスタ
のゲート幅を設定し、このMOSトランジスタのしきい
値電圧を越え、且つ第2電源電位に達しない中間電位が
ゲートに入力されるようにする。[Structure of the Invention] (Means for Solving the Problems) A semiconductor device according to the present invention connects an intermediate potential generation circuit to the gate of a MOS transistor in a logic circuit, and maintains a constant value even when the drain-source voltage is low. The gate width of the MOS transistor is set so that the above current flows between the drain and source, and an intermediate potential that exceeds the threshold voltage of this MOS transistor and does not reach the second power supply potential is input to the gate. do.
(作 用)
このように構成された半導体装置に於いては、中間電位
生成回路の出力が少なくとも1つのMOSトランジスタ
のゲートに入力され、このMOSトランジスタの電位を
第2電源電位(接地しかいJ=)1:Rフ
電位)にすず1、このMOSトランジスタのしきい値電
圧以上の中間電位に保つ。そして、必要なドレイン、ソ
ース間電流が得られるよにMOSt−ランジスタのゲー
ト幅を増加させる。従って、このMOSトランジスタの
ドレイン、ソース間電圧が従来よりも低い値で、大きな
電流が流れ、論理回路の高速動作が可能となる。(Function) In the semiconductor device configured in this manner, the output of the intermediate potential generation circuit is input to the gate of at least one MOS transistor, and the potential of this MOS transistor is set to the second power supply potential (grounding =) 1:Rf potential) is maintained at an intermediate potential above the threshold voltage of this MOS transistor. Then, the gate width of the MOSt-transistor is increased so that the necessary drain-source current can be obtained. Therefore, the voltage between the drain and source of this MOS transistor is lower than that of the conventional one, and a large current flows, allowing the logic circuit to operate at high speed.
(実施例)
以下、図面に示される実施例に基づいて、本発明の詳細
な説明する。(Example) Hereinafter, the present invention will be described in detail based on the example shown in the drawings.
第1図に示されるインバータ回路では、ソースが第1電
源電位(正電源電位)に接続される第1導電型(Pチャ
ネル)MOSトランジスタ5があり、このPチャネルM
OSトランジスタ5のゲートにはソース、ゲート間電圧
が第2電源電位(接地電位)に達せず、且つしきい値電
圧以上の中間電位が出力される中間電位生成回路が接続
されている。又、ドレインが前記PチャネルMO5トラ
ンジスタ5のドレインに接続され、ソースが第2電源電
位(接地電位)に接続され、ゲートには入力信号が入力
される第2導電型(Nチャネル)MOSトランジスタフ
がある。更に、前記PチャネルMOSトランジスタ5の
ドレインと前記nチャネルMOSトランジスタ7の一端
との接続点からは出力信号が出力される。In the inverter circuit shown in FIG. 1, there is a first conductivity type (P channel) MOS transistor 5 whose source is connected to a first power supply potential (positive power supply potential), and this P channel M
An intermediate potential generation circuit is connected to the gate of the OS transistor 5, which outputs an intermediate potential whose source-to-gate voltage does not reach the second power supply potential (ground potential) and which is equal to or higher than the threshold voltage. Further, a second conductivity type (N-channel) MOS transistor F has a drain connected to the drain of the P-channel MO5 transistor 5, a source connected to a second power supply potential (ground potential), and an input signal input to the gate. There is. Furthermore, an output signal is output from the connection point between the drain of the P-channel MOS transistor 5 and one end of the N-channel MOS transistor 7.
第1図に示されるインバータ回路の入出力信号の状態を
あられす図は、第2図(a)(b)に示される。第2図
(a)は前記第2電導型(nチャネル)MOSトランジ
スタ7のゲートに入力される人力信号1,7の電位を縦
軸にとり、時間を横軸にとっている。この第2図(a)
では、入力信号lは最初第2電源電位(接地電位)レベ
ルであったものが、第1電源電位(′正電源電位)レベ
ルの状態に変化し、再び第2電源電位(接地電位)レベ
ルへ変化している。この入力信号に対応した出力信号心
は第2図(b)に示されるように、最初節ルベル(H)
であったものが、第2レベル(L)の状態に変化し、再
び■′のように第ルベル(H)へ変化している。このよ
うに、入力信号の変化に対して出力信号の変化は時間的
な遅れうに、第2レベル(L)から第ルベル(H)への
立上り部分への変化が、入力信号の電位レベルの変化に
比べて、時間的に遅くなっていた。この従来よりも立上
りの変化が速くなっている。Diagrams showing the states of input and output signals of the inverter circuit shown in FIG. 1 are shown in FIGS. 2(a) and 2(b). In FIG. 2(a), the vertical axis represents the potential of the human input signals 1 and 7 input to the gate of the second conductivity type (n-channel) MOS transistor 7, and the horizontal axis represents time. This figure 2 (a)
In this case, the input signal l is initially at the second power supply potential (ground potential) level, changes to the first power supply potential ('positive power supply potential) level, and then returns to the second power supply potential (ground potential) level. It's changing. The output signal core corresponding to this input signal is the first node Lebel (H) as shown in Figure 2(b).
The state changes to the second level (L), and then changes again to the second level (H) as shown by ■'. In this way, the change in the output signal is delayed in time with respect to the change in the input signal, and the change in the rising portion from the second level (L) to the second level (H) corresponds to the change in the potential level of the input signal. It was later in time compared to . The change in the rise is faster than in the conventional case.
第3図は、前記第1導電型(Pチャネル)MOSトラン
ジスタ5及び前記第2導電型(Nチャネル)MOSトラ
ンジスタフのソース、ドレイン間の電流、電圧特性図で
あり、前記第1導電型(Pチャネル)MOSt−ランジ
スタ5のゲート電位を第2電源電渣(接地電位)に保っ
た場合の特性が破線■で示される。又、前記第2導電型
(Nチャネル)MOSトランジスタ7のゲート電位を第
1電源電位(正電源電位)に保った場合の特性は実線■
で示される。前記破線■と前記実線■の交点Aは前記第
1導電型(Pチャネル)MOSトランジスタ5及び前記
第2導電型(Nチャネル)MOSトランジスタ7がとも
に導通状態にあることをあられし、電源電圧からA点の
電圧を引いた路の貫通電流である。B点は前記第2導電
型(Nチャネル)MOSトランジスタフが非導通状態で
あり、且つ前記第1導電型(Pチャネル)MOSトラン
ジスタ5が導通状態で、ソース、ドレイン間電位差がな
く、ドレイン、ソース間電流が流れない状態を示してい
る。FIG. 3 is a current and voltage characteristic diagram between the source and drain of the first conductivity type (P channel) MOS transistor 5 and the second conductivity type (N channel) MOS transistor 5, The characteristic when the gate potential of the P-channel MOSt-transistor 5 is kept at the second power supply voltage (ground potential) is shown by a broken line (■). Further, the characteristics when the gate potential of the second conductivity type (N channel) MOS transistor 7 is kept at the first power supply potential (positive power supply potential) are shown by the solid line ■
It is indicated by. The intersection point A between the broken line (■) and the solid line (■) indicates that the first conductivity type (P-channel) MOS transistor 5 and the second conductivity type (N-channel) MOS transistor 7 are both in a conductive state, and there is a difference from the power supply voltage. This is the through current of the path where the voltage at point A is applied. At point B, the second conductivity type (N channel) MOS transistor 5 is in a non-conducting state, the first conductivity type (P channel) MOS transistor 5 is in a conductive state, there is no potential difference between the source and the drain, and the drain, This shows a state in which no current flows between sources.
前記第2導電型(nチャネル)MOSトラジスタ7のゲ
ートの電位が第1電源電位(正電源電位)から第2電源
電位(接地電位)に変・化すると、ソース、ドレイン間
電圧・電流特性はA点からB点への変化を生じる。、こ
のA点からB点へ移るまでに前記第1導電型(Pチャネ
ル)MOSトランジスタ5のソース、ドレイン間に流れ
る電流が配線及び次段のMOSトランジスタに蓄積され
る充電電流値である。この充電電流値が、第2図(b)
に示されている出力信号の立上りの速さを定めるもので
ある。又、A点の電流値は前記第2導電型(nチャネル
)MOSトランジスタ7のゲートに第1電源電位(正電
源電位)の信号が入力された場合の前記第1導電型(P
チャネル)MOSト7ンジスタ5のドレイン、ソース間
に流れる電流値であり、前記インバータ回路の出力を定
める。従って、前記第1導電型(Pチ・ヤネル)MOS
トランジスタ5のソース、ドレイン間電圧がA点よりか
なり低いレベルになっても、第3図の実線■′に示され
る曲線のようにソース、ドレイン間にA点とほぼ同様の
電流が流れることで、このインバータ回路の正確な動作
が行なわれ、且つ高速動作も可能となる。When the potential of the gate of the second conductivity type (n-channel) MOS transistor 7 changes from the first power supply potential (positive power supply potential) to the second power supply potential (ground potential), the voltage/current characteristics between the source and drain are as follows. A change occurs from point A to point B. The current flowing between the source and drain of the first conductivity type (P channel) MOS transistor 5 before moving from point A to point B is the charging current value accumulated in the wiring and the next stage MOS transistor. This charging current value is shown in Fig. 2(b).
This determines the rising speed of the output signal shown in . Further, the current value at point A is equal to the current value of the first conductivity type (P
Channel) is the current value flowing between the drain and source of the MOS transistor 5, and determines the output of the inverter circuit. Therefore, the first conductivity type (P channel) MOS
Even if the voltage between the source and drain of transistor 5 is at a level much lower than point A, a current almost the same as that at point A will flow between the source and drain, as shown by the solid line ■' in Figure 3. , this inverter circuit can operate accurately and can also operate at high speed.
このためには、まず第3図の破線■に示される曲線のよ
うに前記第1導電型(Pチャネル)MOSトランジスタ
5のゲート電圧を第2電源電位(接地電位)であるOV
(ゲート、ソース間電位差の絶対値を5V)にせず、ゲ
ート電圧をOv(ゲート、ソース間電位差の絶対値を5
V)としきい値電圧の間の中間電位に保つことで、飽和
領域が広い特性状態が得られる。To do this, first, the gate voltage of the first conductivity type (P channel) MOS transistor 5 is adjusted to OV, which is the second power supply potential (ground potential), as shown by the broken line ■ in FIG.
(The absolute value of the potential difference between the gate and source is 5V), but the gate voltage is Ov (the absolute value of the potential difference between the gate and source is 5V).
By maintaining the potential at an intermediate potential between V) and the threshold voltage, a characteristic state with a wide saturation region can be obtained.
次に、第3図上で破線■の特性曲線がA点を通剣
るようにするため、電流と比重関係にある前記第1導電
型(Pチャネル)MOSトfランジスタ5のゲート幅を
増加させ、破線■の飽和領域の広い特性を有するように
して、A点を通る実線■′の特性曲線の状態にする。以
上のようにすることで、第2図(b)の実線■′9よう
な応答速度の速いインバータ回路を提供することが可能
となる。Next, in order to make the characteristic curve indicated by the broken line ■ in FIG. Then, the characteristic curve is made to have a wide saturation region as indicated by the broken line (■), and a characteristic curve as indicated by the solid line (■') passing through point A is obtained. By doing as described above, it becomes possible to provide an inverter circuit with a fast response speed as shown by the solid line ■'9 in FIG. 2(b).
ここでは、前記第1導電型(Pチャネル)MOSトラン
ジスタ5のゲート電位のソース側に対する電位差の絶対
値をこの第1導電型(Pチャネル)MOSトランジスタ
5のしきい値電圧以上で第2電源電位(接地電位)に達
しないように設定し、前記(Pチャネル)MOSトラン
ジスタ5及び前記第2導電型(Nチャネル)MOSトラ
ンジスタフの電流電圧特性を考慮して、適当な電流を設
定する。ここで、前記第1導電型(Pチャネル)MOS
トランジスタ5のソース、ドレイン間の電流は、ゲート
、ソース間の電圧の絶対値からこのMOSトランジスタ
のしきい値電圧の差をとった値の2乗に比例する。従っ
て、ゲートに中間電位が与えられることで、ゲート、ソ
ース間電圧は減少し、ソース、ドレイン間電流も減少す
る。Here, the absolute value of the potential difference between the gate potential of the first conductivity type (P channel) MOS transistor 5 and the source side is set to the second power supply potential when the absolute value of the potential difference between the gate potential of the first conductivity type (P channel) MOS transistor 5 is equal to or higher than the threshold voltage of the first conductivity type (P channel) MOS transistor 5. (ground potential), and an appropriate current is set in consideration of the current-voltage characteristics of the (P-channel) MOS transistor 5 and the second conductivity type (N-channel) MOS transistor. Here, the first conductivity type (P channel) MOS
The current between the source and the drain of the transistor 5 is proportional to the square of the difference between the threshold voltage of this MOS transistor and the absolute value of the voltage between the gate and the source. Therefore, by applying an intermediate potential to the gate, the voltage between the gate and source decreases, and the current between the source and drain also decreases.
又、ソース、ドレイン間電流はゲートに比例するので、
ゲートに中間電位が与えられていないときのソース、ド
レイン間電流値を得るためには、ゲート幅を所望の電流
値が得られるように増加させる。Also, since the current between the source and drain is proportional to the gate,
In order to obtain the source-drain current value when no intermediate potential is applied to the gate, the gate width is increased to obtain the desired current value.
尚、重体的中間電位としては、ソース、ドレイ5乱
ン間電模を多くするためには、中間電位が与えられるM
OSトランジスタのしきい値電圧付近が望ましいが、し
きい値電圧付近ではMOSトランジスタの安定な動作が
行なわれない。そこで、しきい値電圧に近く、且つMO
Sトランジスタの安定した動作が行なえるしきい値電圧
の2倍付近の電位に中間電位を設定することで、インバ
ータの高速動作が可能となる。In addition, in order to increase the electric potential between the source and the drain 5, the intermediate potential is given as a critical intermediate potential.
Although it is desirable that the voltage be near the threshold voltage of the OS transistor, the MOS transistor will not operate stably near the threshold voltage. Therefore, when the voltage is close to the threshold voltage and the MO
By setting the intermediate potential to a potential that is approximately twice the threshold voltage at which the S transistor can operate stably, the inverter can operate at high speed.
このように、次段のMOSトランジスタのしきい値電圧
を越えない電圧の時に、所望の動作速度が得られるよう
に前記第1導電型(Pチャネル)MOSトランジスタ5
のゲート幅を設定することで、出力信号の立上り時に於
いて、動作が従来よりも速くなる。In this way, the first conductivity type (P channel) MOS transistor 5 is controlled so that the desired operating speed can be obtained when the voltage does not exceed the threshold voltage of the next stage MOS transistor.
By setting the gate width of , the operation becomes faster than before at the rise of the output signal.
以上Iように、この第1の実施例の効果としては、入力
信号の変化に対応した出力信号の動作が従来よりも高速
化されることがあげられる。As mentioned above, the effect of the first embodiment is that the operation of the output signal corresponding to the change in the input signal is faster than in the conventional case.
尚、この第1の実施例の変形例として、前記第1導電型
(Pチャネル)MOSトランジスタ5のゲートに前記中
間電位生成回路が接続されずに、入力信号が入力され、
且つ前記第2導電型(Nチャネル)MOSトランジスタ
7のゲートに前記中間電位生成回路が接続されるインバ
ータカ5ある。Incidentally, as a modification of the first embodiment, the intermediate potential generation circuit is not connected to the gate of the first conductivity type (P channel) MOS transistor 5, and the input signal is inputted,
There is also an inverter 5 to which the intermediate potential generation circuit is connected to the gate of the second conductivity type (N channel) MOS transistor 7.
このインバータでは、第1の実施例と異なり、出力信号
の立上り時の動作速度は改善されずに、出力信号の立下
り時の動作速度が速くなる効果がある。In this inverter, unlike the first embodiment, the operating speed at the rising edge of the output signal is not improved, but the operating speed at the falling edge of the output signal is increased.
前記中間電位生成回路として前記第1導電型(Pチャネ
ル)MOSトランジスタ5のゲートに接続されるものと
しては、第4図(a)、(b)。The intermediate potential generating circuit connected to the gate of the first conductivity type (P channel) MOS transistor 5 is shown in FIGS. 4(a) and 4(b).
(C)等に示されるものがある。(C) etc.
第4図(a)に示されるものは、ソースが第1電源電位
(正電源)に接続され、ゲートが出力端と接続されてい
る第1導電型(Pチャネル)MOSトランジスタ9と、
この第1導電型(Pチャネル)MOSトランジスタ9の
ドレインには抵抗11の一端が接続されている。この抵
抗11の他端は第2電源電位(接地電位)に接続されて
いる。又、前記第1導電型(Pチャネル)MOSトラン
ジスタ9のゲートはドレインに接続されているため、ゲ
ートの電位とドレインの電位は同じレベルに保たれ、そ
のゲート電位が第1図の前記第1導電型(Pチャネル)
MOSトランジスタ5のゲート電位となるカレントミラ
ー構成をとるため、製造工程上での誤差で生じるこの第
1導電型(Pチャネル)MoSトランジスタ9のしきい
値電圧、駆動電流の変動に対して高い安定動作を示す。The one shown in FIG. 4(a) includes a first conductivity type (P channel) MOS transistor 9 whose source is connected to a first power supply potential (positive power supply) and whose gate is connected to an output end;
One end of a resistor 11 is connected to the drain of the first conductivity type (P channel) MOS transistor 9 . The other end of this resistor 11 is connected to a second power supply potential (ground potential). Further, since the gate of the first conductivity type (P channel) MOS transistor 9 is connected to the drain, the gate potential and the drain potential are kept at the same level, and the gate potential is the same as the first conductivity type (P channel) MOS transistor 9 in FIG. Conductivity type (P channel)
Since it adopts a current mirror configuration that serves as the gate potential of the MOS transistor 5, it is highly stable against fluctuations in the threshold voltage and drive current of the first conductivity type (P channel) MoS transistor 9 caused by errors in the manufacturing process. Demonstrate operation.
更に、この中間生成回路での直流パスを減少させるため
に、このPチャネルMO5トランジスタ9のゲート幅を
減少させる。Furthermore, in order to reduce the DC path in this intermediate generation circuit, the gate width of this P channel MO5 transistor 9 is reduced.
第4図(b)に示されるものは、第4図(a)中の抵抗
11をトランスファーゲートで置換したしたもので、こ
のトランスファーゲートはゲートドレインに接続され、
他端が第2電源電位(接地電位)に接続される第2の第
1導電型(Pチャネル)MOSトランジスタ13と、ゲ
ートが第1電源電位(正電源)に接続され、1端が前記
第1導電型(Pチャネル)MoSトランジスタ9の他端
に接続され、他端が第2電源電位(接地電位)に接続さ
れる第2導電型(Nチャネル)MOSトランジスタ15
とを有している。この中間電位生成回路は、第4薗(a
)の回路と同様の効果を有し、更に抵抗よりも製造が容
易なトランスファーゲートを用いることで、製造が容易
となるという効果がある。The one shown in FIG. 4(b) is the one in which the resistor 11 in FIG. 4(a) is replaced with a transfer gate, and this transfer gate is connected to the gate drain.
A second first conductivity type (P channel) MOS transistor 13 whose other end is connected to a second power supply potential (ground potential), and whose gate is connected to a first power supply potential (positive power supply) and whose one end is connected to the a second conductivity type (N channel) MOS transistor 15 connected to the other end of the first conductivity type (P channel) MoS transistor 9 and having the other end connected to a second power supply potential (ground potential);
It has This intermediate potential generation circuit has a fourth circuit (a).
) The use of a transfer gate, which has the same effect as the circuit described above and is easier to manufacture than a resistor, has the effect of facilitating manufacture.
第4図(c)に示される第3の中間電位生成回路は、1
端が3i’! 111tg!位(正電源)に接続され、
他端がゲートに接続される第1導電型MOSトランジス
タ1と、
1端が前記第1の第1導電型MOSトランジスタ17の
前記他端に接続され、他端がバックゲートに接続され、
ゲートが前記第1の第1導電型MOSトランジスタ17
のゲートに接続される第1の第2導電型MOSトランジ
スタ19と、1端が前記第1の第2導電型MOSトラン
ジスと、
1端が第2電源電位に接続され、他端が前記第2の第1
導電型MOSトランジスタ21の前記他端に接続される
負荷素子23と、
1端が第1電源電位に接続され、ゲートが前記第1の第
1導電型MOSトランジスタ17及び前記第1の第2導
電型MOSトランジスタ19の接続点に接続される第2
の第2導電型MOSトランジスタ25と、
1端が前記第2の第2導電型MOSトランジスタ25の
他端に接続され、他端が前記第2電源電位に接続され、
ゲートが前記第2の第1導電型MOSトランジスタ21
及び前記負荷素子23の接続点に接続される第3の第1
導電型MOSトランジスタ27とを有し、前記第3の第
1導電型MOSトランジスタ27及び前記第2の第2導
電型MO8トランジスタ25の接続点が出力端となって
いる。そして、前記第3の第1導電型MOSトランジス
タ27、第2の第2導電型MOSトランジスタ25のゲ
ート幅は、前記第1の第1導電型MO8トランジスタ1
7、前記第1の第2導電型MOSトランジスタ19、前
記第2の第1導電型MO8トランジスタ21及び前記負
荷素子23のゲート幅よりも大きく設定されていて、駆
動力が大きくなっている。The third intermediate potential generation circuit shown in FIG.
The edge is 3i'! 111tg! (positive power supply),
a first conductivity type MOS transistor 1 whose other end is connected to the gate; one end connected to the other end of the first first conductivity type MOS transistor 17 and the other end connected to the back gate;
The gate is the first first conductivity type MOS transistor 17
a first second conductivity type MOS transistor 19 connected to the gate of the second conductivity type MOS transistor 19; one end connected to the first second conductivity type MOS transistor 19; one end connected to the second power supply potential; the first of
a load element 23 connected to the other end of the conductivity type MOS transistor 21; one end connected to a first power supply potential, and a gate connected to the first first conductivity type MOS transistor 17 and the first second conductivity A second type MOS transistor connected to the connection point of the type MOS transistor 19
a second conductivity type MOS transistor 25, one end connected to the other end of the second second conductivity type MOS transistor 25, and the other end connected to the second power supply potential;
The gate is the second first conductivity type MOS transistor 21
and a third first connected to the connection point of the load element 23.
A connection point between the third MOS transistor 27 of the first conductivity type and the second MO8 transistor 25 of the second conductivity type serves as an output end. The gate widths of the third MOS transistor 27 of the first conductivity type and the second MOS transistor 25 of the second conductivity type are the same as those of the first MO8 transistor 1 of the first conductivity type.
7. The gate width is set larger than the gate width of the first second conductivity type MOS transistor 19, the second first conductivity type MO8 transistor 21, and the load element 23, so that the driving force is large.
このため、直流バスは前記第1の第1導電型MO8トラ
ンジスタ17、前記第1の第2導電型MOSトランジス
タ19前記第2の第1導電型MOSトランジスタ21及
び前記負荷素子23だけを流れることになり、数μAの
量となり、無視しつる値である。Therefore, the DC bus flows only through the first MO8 transistor 17 of the first conductivity type, the first MOS transistor 19 of the second conductivity type, the second MOS transistor 21 of the first conductivity type, and the load element 23. The amount is several μA, which is a value that can be ignored.
次に本発明の第2の実施例を説明する。第5図に示され
る本発明の第2の実施例はNOR回路である。このNO
R回路は、ソースが第1電源電位(正電源)に接続され
、ゲートが中間電位生成回路に接続される第1導電型(
Pチャネル)MOSトランジスタ29と、第2電源電位
に達せず、且つしきい値電圧を越える中間電位が出力さ
れる中間電位生成回路と、ドレインが前記第1導電型(
Pチャネル)MOSトランジスタ29のドレインに接続
され、ソースが第2電源電位に接続され(接地され)、
ゲートに入力信号が入力される複数個の第2導電型(N
チャネル)MOSトランジスタ31とを備え、前記第1
導電型(Pチャネル)MOSトランジスタ29のドレイ
ンと前記第2導電型(Nチャネル)MOSトランジスタ
31のドレインの接続点からは出力信号が出力される。Next, a second embodiment of the present invention will be described. A second embodiment of the invention, shown in FIG. 5, is a NOR circuit. This NO
The R circuit is of a first conductivity type (
P-channel) MOS transistor 29, an intermediate potential generation circuit that outputs an intermediate potential that does not reach the second power supply potential and exceeds the threshold voltage, and a drain of the first conductivity type (P-channel) MOS transistor 29;
P channel) is connected to the drain of the MOS transistor 29, the source is connected to the second power supply potential (grounded),
A plurality of second conductivity type (N
channel) MOS transistor 31;
An output signal is output from a connection point between the drain of the conductivity type (P channel) MOS transistor 29 and the drain of the second conductivity type (N channel) MOS transistor 31.
具体的な中間電位としては、ソース、ドレイン間電流を
多くするためには、中間電位が与えられるMOSトラン
ジスタのしきい値電圧付近が望ましいが、しきい値電圧
付近ではMOSトランジスタの安定な動作が行なわれな
い。そこで、しきい値電圧の2倍付近の電位に中間電位
を設定することで、NOR回路の高速動作が可能となる
。Specifically, in order to increase the current between the source and the drain, it is desirable that the intermediate potential be around the threshold voltage of the MOS transistor to which the intermediate potential is applied, but stable operation of the MOS transistor is not possible near the threshold voltage. Not done. Therefore, by setting the intermediate potential to a potential that is approximately twice the threshold voltage, the NOR circuit can operate at high speed.
又、このNOR回路が半導体装置中で複数個用いられる
場合には、第6図に示されるように、1つの前記中間電
位生成回路の出力端が複数個のNOR回路の第1導電型
(Pチャネル)MOSトランジスタ29/のそれぞれの
ゲートに接続されるように構成され、前記中間電位生成
回路を複数個設ける必要がな(、半導体チップ面積を増
加させることはない。Furthermore, when a plurality of these NOR circuits are used in a semiconductor device, as shown in FIG. It is configured to be connected to each gate of the channel) MOS transistor 29/, and there is no need to provide a plurality of intermediate potential generation circuits (and the area of the semiconductor chip is not increased).
次に第7図に示される第3の実施例を説明する。Next, a third embodiment shown in FIG. 7 will be described.
この実施例は、NAND回路であり、1端が第2電源電
位(接地)に接続され、ゲートが中間電位生成回路に接
続されている。第2導電型(nチャネル)MOSトラン
ジスタ33と、1端が第1電源電位(正電源)に接続さ
れ、他端が前記第2導電型(nチャネル)MOSトラン
ジスタ33の他端に接続され、ゲートに入力信号が入力
される複数個の第1導電型(Pチャネル)MOSトラン
ジスタ35と、出力端が前記第2導電型(nチャネル)
MOSトランジスタ37のゲートに接続され、出力端の
電圧を第2電源電位に達せず、且つしきい値電圧以上の
中間電位に保つ中間電位生成回路とを備え、前記複数個
の第1導電型(Pチャンネル)MOSトランジスタ35
の他端と、前記第2導電型(Nチャネル)MOSトラン
ジスタ33の1端の接続点から出力信号dが出力される
。This embodiment is a NAND circuit, with one end connected to the second power supply potential (ground) and the gate connected to the intermediate potential generation circuit. a second conductivity type (n channel) MOS transistor 33, one end connected to the first power supply potential (positive power supply), and the other end connected to the other end of the second conductivity type (n channel) MOS transistor 33; A plurality of first conductivity type (P channel) MOS transistors 35 whose gates receive input signals, and whose output ends are the second conductivity type (n channel).
an intermediate potential generating circuit connected to the gate of the MOS transistor 37 to keep the voltage at the output terminal at an intermediate potential not reaching the second power supply potential and higher than the threshold voltage; P channel) MOS transistor 35
An output signal d is output from a connection point between the other end and one end of the second conductivity type (N channel) MOS transistor 33.
この第3の実施例では、前記第2導電型(nチャネル)
MOSトランジスタ33のゲート電位からソース電位を
差し引いた電位差の絶対値がこのトランジスタのしきい
値電圧を越えるようにゲートに電位が加えられることで
、このゲートに第1電源電位が加えられていた従来のN
AND回路よりも応答動作が速くなっている。In this third embodiment, the second conductivity type (n channel)
Conventionally, a potential is applied to the gate of the MOS transistor 33 such that the absolute value of the potential difference obtained by subtracting the source potential from the gate potential exceeds the threshold voltage of this transistor, thereby applying the first power supply potential to the gate. N of
The response operation is faster than the AND circuit.
第2導電型(nチャネル)MOSトランジスタのゲート
に接続される中間電位生成回路は第8図(a)、(b)
、(c)に示される。このような中間電位生成回路が第
2導電型MOSトランジスタのゲートに接続される場合
は、出力信号の立下り時に於ける動作速度が速くなる効
果がある。The intermediate potential generation circuit connected to the gate of the second conductivity type (n-channel) MOS transistor is shown in FIGS. 8(a) and 8(b).
, shown in (c). When such an intermediate potential generation circuit is connected to the gate of the second conductivity type MOS transistor, there is an effect that the operating speed at the fall of the output signal becomes faster.
第8図(a)に示される中間電位生成回路は、一端が第
1電源電位(正電位)に接続される抵抗37と、この抵
抗37の他端にドレイン及びゲートが接続され、この接
続点が出力端となっていて、ソースが第2電源電位(接
地電位)に接続される第1の第2導電型(Nチャネル)
MOSトランジスタ39とを有している。この第1の第
2導電型(Nチャネル)MOSトランジスタ39のゲー
トはドレインに接続されているため、ゲートの電位とド
レインの電位は同じレベルに保たれ、製造工程上で生じ
るこの第1の第2導電型(Nチャネル)MOSトランジ
スタ39のしきい値電圧、駆動電流の変動に対して、高
い安定動作が可能となる。The intermediate potential generation circuit shown in FIG. 8(a) includes a resistor 37 whose one end is connected to a first power supply potential (positive potential), a drain and a gate connected to the other end of this resistor 37, and this connection point. is the output terminal, and the source is connected to the second power supply potential (ground potential).
MOS transistor 39. Since the gate of this first second conductivity type (N channel) MOS transistor 39 is connected to the drain, the potential of the gate and the potential of the drain are kept at the same level. Highly stable operation is possible against fluctuations in the threshold voltage and drive current of the two-conductivity type (N-channel) MOS transistor 39.
更にこの第1の第2、導電型(Nチャネル)MOSトラ
ンジスタ39のゲート幅を減少させることで、この中間
電位生成回路での直流パスを減少させることが可能とな
る。Furthermore, by reducing the gate width of the first and second conductivity type (N-channel) MOS transistors 39, it is possible to reduce the DC path in this intermediate potential generation circuit.
第8図(b)に示されるものは、第8図(a)中の前記
抵抗37をトランスファーゲートで置換したもので、こ
のトランスファーゲートはゲートが第2電源電位(接地
電位)に接続され、1端が第1電源電位(正電源電位)
に接続され、他端が前記第1の第2導電型(Nチャネル
)MOSトランジスタ39のドレインに接続される第1
導電型(Pチャネル)MOSトランジスタ41と、ゲー
ト及び1端が第1電源電位(正電源電位)に接続され、
他端が前記第1の第2導電型(Nチャネル)MOSトラ
ンジスタ41のドレインに接続される第2の第2導電型
(Nチャネル)MOSトランジスタ43とを有している
。この中間電位生成回路は、第8図(a)の回路と同様
の効果を有し、更に抵抗よりも製造上容易なトランスフ
ァーゲートを用いることで、製造が容易であるという効
果がある。The one shown in FIG. 8(b) is the one in which the resistor 37 in FIG. 8(a) is replaced with a transfer gate, the gate of which is connected to the second power supply potential (ground potential), One end is the first power supply potential (positive power supply potential)
and the other end is connected to the drain of the first second conductivity type (N channel) MOS transistor 39.
A conductivity type (P channel) MOS transistor 41, a gate and one end connected to a first power supply potential (positive power supply potential),
It has a second second conductivity type (N channel) MOS transistor 43 whose other end is connected to the drain of the first second conductivity type (N channel) MOS transistor 41 . This intermediate potential generation circuit has the same effect as the circuit shown in FIG. 8(a), and also has the advantage of being easy to manufacture by using a transfer gate, which is easier to manufacture than a resistor.
第8図(c)に示される中間電位生成回路は特願昭62
005108明細書に記載されたものであり、1端が第
1電源電位(正電源)に接続され、ゲートが第2電源電
位(接地電位)に接続される第1の第1導電型(Pチャ
ネル)MOSトランジスタ45と、1端及びゲートが前
記第1の第1導電型(Pチャネル)MOSトランジスタ
45の他端に接続され、他端がバックゲートに接続され
る第1の第2導電型(Nチャネル)MOSトランジスタ
47と、1端が前記第1の第2導電型(Nチャネ匍
ル)MOS)ランジス不9他端及びバックゲートに接続
され、他端がゲートに接続される第2の第1導電型(P
チャネル)MOSトランジスタ49と、1端及びゲート
が前記第2の第1導電型(Pチャネル)MOSトランジ
スタ49の他端及びゲートに接続され、他端が第2電源
電位(接地電位)に接続される第2の第2導電型(Nチ
ャネル)MOSトランジスタ51と、1端が第1′Wi
源、電位(正電源電位)に接続され、ゲートが前記第1
の第1導電型(Pチャネル)MOSトランジスタ45及
び前記第1の第2導電型(Nチャネル)MOSトランジ
スタ49の接続点に接続される第3の第2導電型(Nチ
ャネル)MOSトランジスタ53と、1端が前記第3の
第2導電型(Nチャネル)MOSトランジスタ53の他
端に接続され、ゲートが前記第2の第1導電型(Pチャ
ネル)MOSトランジスタ49及び前記第2の第2導電
型(Nチャネル)MOSトランジスタ49の接続点
尤に接続され、他端が第2電源電位(接地電位)に接続
される第3の第1導電型(Pチャネル)MOSトランジ
スタ55とを備え、前記第3の第2導電型(Nチャネル
)MOSトランジスタ53及び前記第3の第1導電型(
Pチャネル)MOSトランジスタ55の接続点が出力端
となっている。The intermediate potential generation circuit shown in FIG. 8(c) is
005108 specification, and has one end connected to a first power supply potential (positive power supply) and a gate connected to a second power supply potential (ground potential). ) MOS transistor 45 and a first second conductivity type (P channel) MOS transistor 45 whose one end and gate are connected to the other end of the first first conductivity type (P channel) MOS transistor 45 and whose other end is connected to the back gate. a second conductivity type (N-channel) MOS transistor 47, one end of which is connected to the other end of the first second conductivity type (N-channel MOS) transistor 47 and the back gate, and the other end of which is connected to the gate; The first conductivity type (P
One end and gate of the channel) MOS transistor 49 are connected to the other end and gate of the second first conductivity type (P channel) MOS transistor 49, and the other end is connected to a second power supply potential (ground potential). a second conductivity type (N channel) MOS transistor 51, one end of which is connected to the first 'Wi';
source, the potential (positive power supply potential), and the gate is connected to the first power supply potential (positive power supply potential).
a third second conductivity type (N channel) MOS transistor 53 connected to a connection point between the first conductivity type (P channel) MOS transistor 45 and the first second conductivity type (N channel) MOS transistor 49; , one end is connected to the other end of the third second conductivity type (N channel) MOS transistor 53, and the gate is connected to the second first conductivity type (P channel) MOS transistor 49 and the second second conductivity type (P channel) MOS transistor 53. a third first conductivity type (P channel) MOS transistor 55 connected to the connection point of the conductivity type (N channel) MOS transistor 49 and having the other end connected to the second power supply potential (ground potential); the third second conductivity type (N channel) MOS transistor 53 and the third first conductivity type (N channel) MOS transistor 53;
The connection point of the P-channel) MOS transistor 55 serves as an output end.
そして、前記第3の第1導電型MOSトランジスタ55
及び前記第3の第2導電型MOSトランジスタ53のゲ
ート幅は、前記第1の第1導電型MOSトランジスタ4
5、前記第1の第2導電型MOSトランジスタ47、前
記第2の第1導電型MOSトランジスタ49及び前記第
2の第2導電型MOSトランジスタ51のゲート幅より
も大きく設定されていて、駆動力が大きくなっている。Then, the third MOS transistor 55 of the first conductivity type
The gate width of the third MOS transistor 53 of the second conductivity type is equal to that of the first MOS transistor 4 of the first conductivity type.
5. The gate width is set larger than the gate width of the first second conductivity type MOS transistor 47, the second first conductivity type MOS transistor 49, and the second second conductivity type MOS transistor 51, and the driving force is is getting bigger.
このため、直流パスは前記第1の第1導電型MO8トラ
ンジスタ45、前記第1の第2導電型MOS)ランンジ
スタ47、前記第2の第1導電型MOSトランジスタ4
9及び前記第2の第2導電型MOSトランジスタ51だ
けを流れることになり、数μAの量となり、無視しうる
値である。Therefore, the DC path includes the first MO8 transistor 45 of the first conductivity type, the first MO8 transistor 47 of the second conductivity type, and the second MOS transistor 47 of the first conductivity type.
9 and the second second conductivity type MOS transistor 51, the amount is several μA, which is a negligible value.
又、前記第2の第1導電型MOSトランジスタ49及び
前記第2の第2導電型MoSトランジスタ51のゲート
と他端が接続されているため、これらのMOSトランジ
スタ49.51のしきい値の変動に対して高い安定性が
示される。このようにこの中間電位生成回路の出力電位
は電源の変動に依存しない安定した電位となる。Furthermore, since the gates and other ends of the second first conductivity type MOS transistor 49 and the second second conductivity type MoS transistor 51 are connected, the threshold values of these MOS transistors 49 and 51 are fluctuated. It shows high stability against. In this way, the output potential of this intermediate potential generation circuit becomes a stable potential that does not depend on fluctuations in the power supply.
次に第4の実施例は、第9図に示される。この第4の実
施例はエクスクル−シブオア回路であり、1端が第1電
源電位(正電源電位)に接続され、ゲートに中間電位生
成回路が接続される第1導電型(Pチャネル)MOSト
ランジスタ57がある。Next, a fourth embodiment is shown in FIG. This fourth embodiment is an exclusive OR circuit, and includes a first conductivity type (P channel) MOS transistor whose one end is connected to a first power supply potential (positive power supply potential) and whose gate is connected to an intermediate potential generation circuit. There are 57.
又、このエクスクル−シブオア回路はソース、ゲート間
電圧を第2電源電位(接地電位)に達せず、且つ、しき
い値電圧以上の電位に設定する中間電位生成回路と、1
端が前記第1導電型(Pチャネル)MOSトランジスタ
57の他端に接続され、ゲートに入力信号Aが入力され
る第1の第2導電型(Nチャネル)MOSトランジスタ
59と、この第1の第2導電型(Nチャネル)MOSト
ランジスタ59の他端に一端が接続され、ゲートに人力
信号Bが入力され、他端が第2電源電位(接地)に接続
される第2の第2導電型(Nチャネル)MOSトランジ
スタロ1と、1端が前記第1導電型(Pチャネル)MO
Sトランジスタ57の他端に接続され、ゲートに前記入
力信号λの反転電位を有する入力信号Aが入力される第
3の第2導電型(Nチャネル>MOSトランジスタロ3
と、1端が前記第3の第2導電型(Nチャネル)MOS
トランジスタ63の他端に接続され、ゲートに前記入力
信号Bの反転電位を存する入力信号Bが入力され、他端
が第2電源電位(接地電位)に接続される第4の第2導
電型(Nチャネル)MOSトランジスタ65と、1端が
前記第1導電型(Pチャネル)MOSトランジスタ57
の他端に接続され、ゲートに入力信号Cが入力される第
5の第2導電型(Nチャネル)MOSトランジスタ67
と、1端が前記第5の第2導電型(Nチャネル)MOS
トランジスタ67の他端に接続され、ゲートに入力信号
りが入力され、他端が第2電源電位(接地電位)に接続
される第6の第2導電型(Nチャネル)MOSトランジ
スタロ9と、1端が前記第1導電型(Pチャネル)MO
Sトランジスタ57の他端に接続され、ゲートに前記入
力信号Cの反転電位を有するCが入力される第7の第2
導電型(Nチャネル)MOSトランジスタフ1と、1端
が前記第7の第2導電型(Nチャネル)MOSトランジ
スタ71に接続され、ゲートに前記入力信号りの反転電
位を有する心が入力され、他端が第2電源電位(接地型
1位)に接続される第8の第2導電型(Nチャネル)M
OSトランジスタフ3とを備えている。更にこの回路は
前記第1導電型(Pチャネル)MOSトランジスタ57
の前記他端、前記第1の第2導電型MOSトランジスタ
59、前記第3の第2導電型MOSトランジスタ63、
前記第5の第2導電型MOSトランジスタ67、前記第
7の第2導電型MOSトランジスタ71の前記1端の接
続点が出力端となフてぃこのように、中間電位生成回路
が第1導電型MOSトランジスタのゲートに接続される
ことで、従来第2電源電位(接地電位)がゲートに加え
られていたエクスクル−シブオア回路よりも動作が早く
なるという効果がある。Further, this exclusive OR circuit includes an intermediate potential generation circuit that sets the voltage between the source and the gate to a potential that does not reach the second power supply potential (ground potential) and is equal to or higher than the threshold voltage;
a first second conductivity type (N channel) MOS transistor 59 whose end is connected to the other end of the first conductivity type (P channel) MOS transistor 57 and whose gate receives the input signal A; A second conductive type (N-channel) MOS transistor whose one end is connected to the other end of the second conductive type (N channel) MOS transistor 59, whose gate receives the human power signal B, and whose other end is connected to the second power supply potential (ground). (N channel) MOS transistor RO 1, and one end is the first conductivity type (P channel) MO
A third second conductivity type (N channel>MOS transistor RO 3) connected to the other end of the S transistor 57 and having its gate inputted with an input signal A having an inverted potential of the input signal λ.
and one end is the third second conductivity type (N channel) MOS
A fourth second conductivity type transistor (4) is connected to the other end of the transistor 63, has its gate inputted with an input signal B having an inverted potential of the input signal B, and has the other end connected to a second power supply potential (ground potential). N-channel) MOS transistor 65, and one end of which is the first conductivity type (P-channel) MOS transistor 57.
a fifth second conductivity type (N channel) MOS transistor 67 connected to the other end and having the input signal C input to the gate;
and one end is the fifth second conductivity type (N channel) MOS
a sixth second conductivity type (N-channel) MOS transistor 9 connected to the other end of the transistor 67, having its gate input with an input signal and having the other end connected to a second power supply potential (ground potential); One end is the first conductivity type (P channel) MO
a seventh second transistor connected to the other end of the S transistor 57 and having a gate inputted with C having an inverted potential of the input signal C;
A conductivity type (N-channel) MOS transistor 71 is connected at one end to the seventh second conductivity type (N-channel) MOS transistor 71, and a core having an inverted potential of the input signal is input to the gate, Eighth second conductivity type (N channel) M whose other end is connected to the second power supply potential (grounded type 1st position)
It is equipped with an OS transistor 3. Further, this circuit includes the first conductivity type (P channel) MOS transistor 57.
the other end of the second conductive type MOS transistor 59, the third second conductive type MOS transistor 63,
The connection point of the one end of the fifth second conductivity type MOS transistor 67 and the seventh second conductivity type MOS transistor 71 is the output end.In this way, the intermediate potential generation circuit is connected to the first conductivity type MOS transistor 67. By being connected to the gate of a type MOS transistor, there is an effect that the operation is faster than an exclusive OR circuit in which a second power supply potential (ground potential) is conventionally applied to the gate.
本発明は、以上説明した第1.第2.第3.第4の実施
例に限られるものではなく、高速動作を必要とする他の
論理回路にも適用できる。又、中間電位生成回路は第4
図(a)、(b)、(c)及び第8図(a)、(b)、
(c)に示されることはなく、安定した中間電位が出力
される回路であればよい。The present invention is based on the first aspect explained above. Second. Third. The present invention is not limited to the fourth embodiment, and can be applied to other logic circuits that require high-speed operation. Also, the intermediate potential generation circuit is the fourth
Figures (a), (b), (c) and Figure 8 (a), (b),
It is not shown in (c), and any circuit that outputs a stable intermediate potential may be used.
特に多入力を必要とする論理回路では、直列に接続され
たMOSトランジスタによって、抵抗が大きくなるため
に応答動作が遅いので、この発明を適用することの効果
が大きい。In particular, in logic circuits that require multiple inputs, the resistance of series-connected MOS transistors increases, resulting in slow response operations, so the application of the present invention is highly effective.
尚、論理回路中の第1導電型トランジスタのゲートに中
間生成回路が接続される場合は、人力信号に耐する出力
信号の第2レベル(L)から第ルベル(H)への立上り
時の動作が従来より速くなる効果がある。又、論理回路
中の第2導電型MOSトランジスタのゲートに中間電位
生成回路が接続される場合は、入力信号に対する出力信
号の第ルベル(H)から第2レベル(L)への立上り時
の動作が従来より速くなる効果がある。このように、論
理回路中の第1導電型MO5トランジスタ又は第2導電
型MOSトランジスタのゲートに中間電位生成回路が接
続されていることで、出力信号の立上り又は立下りの動
作が速くなるので、目的に応じて、第1導電型MOSト
ランジスタ又は第2導電型MOSトランジスタのゲート
に中間電位生成回路を接続すればよい。In addition, when an intermediate generation circuit is connected to the gate of the first conductivity type transistor in the logic circuit, the operation when the output signal that withstands the human input signal rises from the second level (L) to the first level (H) This has the effect of making it faster than before. In addition, when an intermediate potential generation circuit is connected to the gate of the second conductivity type MOS transistor in the logic circuit, the operation when the output signal rises from the second level (H) to the second level (L) with respect to the input signal This has the effect of making it faster than before. In this way, by connecting the intermediate potential generation circuit to the gate of the first conductivity type MO5 transistor or the second conductivity type MOS transistor in the logic circuit, the rising or falling operation of the output signal becomes faster. Depending on the purpose, an intermediate potential generation circuit may be connected to the gate of the first conductivity type MOS transistor or the second conductivity type MOS transistor.
[発明の効果]
本発明は以上説明したように、半導体論理回路に於いて
、少なくとも1つのトランジスタのゲ−トにしきい値電
圧を越え、第2電源電位に達しない中間電位を与え、そ
のトランジスタのゲート幅を増加させることで、この半
導体論理回路の出力動作を高速化することが可能となる
。[Effects of the Invention] As explained above, the present invention provides a semiconductor logic circuit in which an intermediate potential that exceeds the threshold voltage and does not reach the second power supply potential is applied to the gate of at least one transistor. By increasing the gate width of the semiconductor logic circuit, it is possible to speed up the output operation of this semiconductor logic circuit.
4、発明の詳細な説明
第1図は本発明の第1の実施例を示す構成図、第2図は
本発明の第1の実施例と従来例の動作波形図、第3図は
本発明の第1の実施例の第1導電型M OS トランジ
スタの静特性図、第4図は第1導電型MOSトランジス
タのゲートに接続される中間電位生成回路の回路図、第
5図は本発明の第2の実施例を示す構成図、第6図は本
発明の第2の実施例の変形例の構成図、第7図は本発明
の第3の実施例を示す構成図、第8図は第2導電型MO
Sトランジスタのゲートに接続される中間電位生成回路
の回路図、第9図は本発明の第4の実施例を示す構成図
、第10図は従来の半導体回路装置の回路図である。4. Detailed Description of the Invention Fig. 1 is a block diagram showing the first embodiment of the present invention, Fig. 2 is an operational waveform diagram of the first embodiment of the present invention and the conventional example, and Fig. 3 is a diagram showing the configuration of the first embodiment of the present invention. FIG. 4 is a static characteristic diagram of the first conductivity type MOS transistor of the first embodiment, FIG. 4 is a circuit diagram of the intermediate potential generation circuit connected to the gate of the first conductivity type MOS transistor, and FIG. 6 is a block diagram showing a modification of the second embodiment of the present invention, FIG. 7 is a block diagram showing a third embodiment of the present invention, and FIG. 8 is a block diagram showing the third embodiment of the present invention. Second conductivity type MO
FIG. 9 is a circuit diagram of an intermediate potential generation circuit connected to the gate of the S transistor, FIG. 9 is a configuration diagram showing a fourth embodiment of the present invention, and FIG. 10 is a circuit diagram of a conventional semiconductor circuit device.
1.5,9.15,17.21.27.29゜35.4
1.45.49.55.57・・・第1導電型MOSト
ランジスタ、3,7,13,19゜23.25,31.
33,39,43,47゜51.53,59.61,6
3,65.67゜69.71.73・・・第2導電型M
OSトランジスタ。1.5, 9.15, 17.21.27.29°35.4
1.45.49.55.57...first conductivity type MOS transistor, 3,7,13,19°23.25,31.
33,39,43,47゜51.53,59.61,6
3,65.67゜69.71.73...Second conductivity type M
OS transistor.
Claims (4)
間電圧がしきい値電圧よりも大きく、且つ第2電源電位
に達しない中間レベル電位に接続される第1導電型MO
Sトランジスタと、 前記第1導電型MOSトランジスタのゲート側に出力端
が接続され、前記第1導電型MOSトランジスタの前記
ゲート側を前記中間レベル電位に保つ中間電位生成回路
と、 前記第1導電型MOSトランジスタの他端に1端が接続
され、前記ゲート側に入力信号が入力され、他端が第2
電源電位に接続される第2導電型MOSトランジスタと を有することを特徴とする半導体回路装置。(1) A first conductivity type MO whose one end is connected to the first power supply potential, whose source-to-gate voltage is higher than the threshold voltage, and which is connected to an intermediate level potential that does not reach the second power supply potential.
an intermediate potential generation circuit whose output end is connected to the gate side of the first conductivity type MOS transistor and which maintains the gate side of the first conductivity type MOS transistor at the intermediate level potential; and the first conductivity type MOS transistor. One end is connected to the other end of the MOS transistor, an input signal is input to the gate side, and the other end is connected to the second end.
A semiconductor circuit device comprising: a second conductivity type MOS transistor connected to a power supply potential.
に接続され、他端がゲートに接続される第1導電型MO
Sトランジスタと、 1端が前記第2電源電位に接続され、他端が前記第1導
電型MOSトランジスタの他端に接続される抵抗と を有し、前記第1導電型MOSトランジスタ及び前記抵
抗の接続点は前記出力端であることを特徴とする請求項
(1)記載の半導体回路装置。(2) The intermediate potential generation circuit is a first conductivity type MO whose one end is connected to the first power supply potential and the other end is connected to the gate.
an S transistor; and a resistor, one end of which is connected to the second power supply potential and the other end of which is connected to the other end of the first conductivity type MOS transistor, and the first conductivity type MOS transistor and the resistor are 2. The semiconductor circuit device according to claim 1, wherein the connection point is the output end.
に接続され、他端がゲートに接続される第1の第1導電
型MOSトランジスタと、 1端が前記第2電源電位に接続され、他端が前記第1の
第1導電型MOSトランジスタの他端に接続され、ゲー
トが前記第2電源電位に接続される第2の第1導電型M
OSトランジスタと、1端が前記第2電源電位に接続さ
れ、他端が前記第1の第1導電型MOSトランジスタの
他端に接続され、ゲートが前記第1電源電位に接続され
る第2導電型MOSトランジスタと を有し、前記第1の第1導電型MOSトランジスタ、前
記第2の第1導電型MOSトランジスタ及び前記第2導
電型MOSトランジスタの接続点が前記出力端であるこ
とを特徴とする請求項(1)記載の半導体回路装置。(3) The intermediate potential generation circuit includes a first first conductivity type MOS transistor having one end connected to the first power supply potential and the other end connected to a gate, and one end connected to the second power supply potential. a second first conductivity type M, whose other end is connected to the other end of the first first conductivity type MOS transistor, and whose gate is connected to the second power supply potential;
an OS transistor; a second conductive transistor having one end connected to the second power supply potential, the other end connected to the other end of the first conductivity type MOS transistor, and a gate connected to the first power supply potential; MOS transistor, and a connection point between the first MOS transistor of the first conductivity type, the second MOS transistor of the first conductivity type, and the MOS transistor of the second conductivity type is the output terminal. The semiconductor circuit device according to claim (1).
位に接続され、他端がゲートに接続される第1の第1導
電型MOSトランジスタと、 1端が前記第1の第1導電型MOSトランジスタの前記
他端に接続され、他端がバックゲートに接続され、ゲー
トが前記第1の第1導電型MOSトランジスタのゲート
に接続される第1の第2導電型MOSトランジスタと、 1端が前記第1の第2導電型MOSトランジスタの前記
他端に接続され、他端がゲートに接続される第2の第1
導電型MOSトランジスタと、1端が第2電源電位に接
続され、他端が前記第2の第1導電型MOSトランジス
タの前記他端に接続される負荷素子と、 1端が第1電源電位に接続され、ゲートが前記第1の第
1導電型MOSトランジスタ及び前記第1の第2導電型
MOSトランジスタの接続点に接続される第2の第2導
電型MOSトランジスタと、1端が前記第2の第2導電
型MOSトランジスタの他端に接続され、他端が前記第
2電源電位に接続され、ゲートが前記第2の第1導電型
MOSトランジスタ及び前記負荷素子の接続点に接続さ
れる第3の第1導電型MOSトランジスタとを有し、前
記第3の第1導電型MOSトランジスタ及び前記第2の
第2導電型MOSトランジスタの接続点が前記出力端で
あることを特徴とする請求項(1)記載の半導体回路装
置。(4) The intermediate potential generation circuit includes a first conductivity type MOS transistor having one end connected to the first power supply potential and the other end connected to a gate; a first second conductivity type MOS transistor connected to the other end of the conductivity type MOS transistor, the other end connected to a back gate, and a gate connected to the gate of the first first conductivity type MOS transistor; a second first whose one end is connected to the other end of the first second conductivity type MOS transistor and whose other end is connected to the gate;
a conductivity type MOS transistor; a load element having one end connected to a second power supply potential and the other end connected to the other end of the second first conductivity type MOS transistor; one end connected to the first power supply potential; a second second conductivity type MOS transistor whose gate is connected to the connection point of the first first conductivity type MOS transistor and the first second conductivity type MOS transistor; a second conductivity type MOS transistor, the other end is connected to the second power supply potential, and a gate is connected to a connection point between the second first conductivity type MOS transistor and the load element. 3 MOS transistors of the first conductivity type, and a connection point between the third MOS transistor of the first conductivity type and the second MOS transistor of the second conductivity type is the output terminal. (1) The semiconductor circuit device described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63100278A JPH01272230A (en) | 1988-04-25 | 1988-04-25 | Semiconductor circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63100278A JPH01272230A (en) | 1988-04-25 | 1988-04-25 | Semiconductor circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01272230A true JPH01272230A (en) | 1989-10-31 |
Family
ID=14269735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63100278A Pending JPH01272230A (en) | 1988-04-25 | 1988-04-25 | Semiconductor circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01272230A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399518A (en) * | 1989-09-12 | 1991-04-24 | Nec Corp | Logic circuit |
JP2009004992A (en) * | 2007-06-20 | 2009-01-08 | Panasonic Corp | Pulse synthetic circuit |
JP2012119941A (en) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | Inverting voltage output circuit |
-
1988
- 1988-04-25 JP JP63100278A patent/JPH01272230A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399518A (en) * | 1989-09-12 | 1991-04-24 | Nec Corp | Logic circuit |
JP2545995B2 (en) * | 1989-09-12 | 1996-10-23 | 日本電気株式会社 | Logic circuit |
JP2009004992A (en) * | 2007-06-20 | 2009-01-08 | Panasonic Corp | Pulse synthetic circuit |
JP2012119941A (en) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | Inverting voltage output circuit |
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