JPH08307236A - Driver and semiconductor device using the driver - Google Patents

Driver and semiconductor device using the driver

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JPH08307236A
JPH08307236A JP10949495A JP10949495A JPH08307236A JP H08307236 A JPH08307236 A JP H08307236A JP 10949495 A JP10949495 A JP 10949495A JP 10949495 A JP10949495 A JP 10949495A JP H08307236 A JPH08307236 A JP H08307236A
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pull
signal
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driver circuit
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Application number
JP10949495A
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Japanese (ja)
Inventor
Masahiro Iwamura
Kinya Mitsumoto
Masatake Nametake
欽哉 光本
将弘 岩村
正剛 行武
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE: To attain high speed operation of a level conversion circuit converting a small signal amplitude into a full amplitude by reducing dispersion in a rising delay time and a trailing delay time.
CONSTITUTION: Two sets of level conversion circuits 10p, 10n of a CMOS current mirror type are provided and an input signal to the level conversion circuits is provided through a twisted wire so that outputs of the two sets of the level conversion circuits are complementary signals, a pull-up circuit 40 is driven by an output of the one level conversion circuit and a pull-down circuit 50 is driven by an output of the other level conversion circuit. Since number of stages to drive the pull-up circuit 40 and the pull-down circuit 50 are arranged, dispersion in the rising delay time and the trailing delay time is suppressed.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はドライブ装置とこのドライブ装置を備える半導体装置に係り、特に、バイポーラとCMOSとが混成し小信号振幅をCMOSレベルに変換して重い負荷を駆動するのに好適なドライブ装置及び半導体装置に関する。 The present invention relates relates to a semiconductor device provided with the drive device and the drive device, in particular, suitable to drive a heavy load by converting a small signal amplitude and bipolar and CMOS are mixed into a CMOS level on a drive device and a semiconductor device.

【0002】 [0002]

【従来の技術】小振幅の信号をフル振幅に変換する方法として、CMOSのカレントミラーをベースにしたレベル変換回路が広く用いられている。 As a method of converting the Related Art The small amplitude of the signal to full amplitude, the level conversion circuit in which the CMOS current mirror to the base are widely used. 一般に、CMOSカレントミラータイプのレベル変換回路はDC電流を流すため、駆動力を上げると消費電流が著しく増大するという問題がある。 In general, for the flow of the level conversion circuit DC current of CMOS current mirror type, the driving force and increase the current consumption is a problem that significantly increased. このため、レベル変換回路の後段にドライバを設けて駆動力を上げる方法が採られる。 Therefore, a method of increasing the driving force provided driver downstream of the level conversion circuit is employed. BiCM BiCM
OS LSIでは、高負荷を駆動するドライバとして、 In OS LSI, as a driver for driving a high load,
CMOSドライバより駆動力が高いBiCMOSドライバが用いられている。 Driving force from the CMOS driver is used is high BiCMOS driver. 近年の電源電圧の低電圧化に伴い、ドライバ回路としてBiCMOSドライバに代わり、図6に示す様に、低電源電圧での動作に優れたBi With the lower voltage of the recent supply voltage, instead BiCMOS driver as a driver circuit, as shown in FIG. 6, excellent operation at low power supply voltage Bi
−NMOSインバータが用いられてきている。 -NMOS inverters have been used.

【0003】尚、従来技術に関連するものとして、「電学技報」Vol.93,No.75,42頁がある。 [0003] It should be noted that, as those associated with the prior art, "the Institute of Electrical Engineers Technical Report" Vol.93, there is a page No.75,42.

【0004】 [0004]

【発明が解決しようとする課題】上述した従来技術により、電源電圧が低電圧になってもレベル変換出力信号で重い負荷を駆動することができる。 [SUMMARY OF THE INVENTION] The prior art described above, it is possible that the power supply voltage to drive a heavy load at the level converted output signal even when the low voltage. しかしながら、Bi However, Bi
−NMOSインバータは、プルダウン手段であるNMO -NMOS inverter is a pull-down means NMO
Sをダイレクトに駆動しているものの、プルアップ手段であるNPNバイポーラトランジスタ(以下、NPNトランジスタと称す)はCMOSインバータを介して駆動しているため、プルアップの遅延時間がプルダウンの遅延時間に比べ遅くなってしまうという問題がある。 Although driving the S directly, NPN bipolar transistor (hereinafter, referred to as NPN transistors) is a pull-up means for being driven via a CMOS inverter, the delay time of the pull-up than the delay time of the pull-down there is a problem that becomes slow.

【0005】また、プルダウン手段のNMOSがオンした後、NPNトランジスタがオフするまでには、NPN [0005] In addition, after the NMOS pull-down means is turned on, by the NPN transistor is turned off, NPN
トランジスタ駆動用のCMOSインバータの遅延時間を要する。 It takes a delay time of the CMOS inverter transistor drive. このため、この遅延時間の間にNPNトランジスタとプルダウンNMOSとが共にオン状態になり貫通電流が流れるという問題がある。 Therefore, there is a problem that the through current becomes both turned on and the NPN transistor and the pull-down NMOS is during this delay time flows.

【0006】本発明の目的は、レベル変換の出力段に設けたドライバ回路のプルアッブ手段の制御を高速化して遅延時間のアンバランスを抑え、貫通電流の小さいドライブ装置とこれを用いた半導体装置を提供することにある。 An object of the present invention, the control of Puruabbu means of the driver circuit provided in the output stage of the level conversion to speed suppressing imbalance of the delay time, the semiconductor device using small drive and this the through-current It is to provide.

【0007】 [0007]

【課題を解決するための手段】上記目的は、CMOSカレントミラータイプのレベル変換回路を2セット設け、 SUMMARY OF THE INVENTION The above object is provided two sets of the level conversion circuit of a CMOS current mirror type,
一方をポジ信号出力用に、他方をネガ信号出力用にして、2セットのレベル変換回路で振幅の相補信号を生成し、レベル変換出力段のドライバは、プルダウン用のN One for positive signal output, and the other for the negative signal output, generates a complementary signal of the amplitude level conversion circuit of the two sets, the level converter output stage drivers, N pull-down
MOSとプルアップ用のNPNトランジスタとで構成し、NMOSのゲートにネガ信号を入力し、NPNトランジスタのベースにポジ信号を入力して出力負荷をドライブすることで、達成される。 Constituted by the MOS and NPN transistor for pull-up, enter a negative signal to the NMOS gate, by driving the output load to input based on positive signal of the NPN transistor, is achieved.

【0008】 [0008]

【作用】プルアップ用NPNトランジスタの駆動をレベル変換回路の出力でダイレクトに駆動するため、プルアップの遅延時間を高速化できる。 [Action] To drive directly to the driving of the NPN transistor for pulling up the output of the level conversion circuit can speed up the delay time of the pull-up. また、プルダウン用N In addition, N pull-down
MOSとプルアップ用NPNトランジスタの駆動タイミングを揃えることができるため、ドライバ出力の立ち上がりと立ち下がりの遅延時間のアンバランスを抑えることができる。 It is possible to align the drive timing of the MOS pull-up NPN transistor, it is possible to suppress imbalance of the delay time of the rising and falling of the driver output. 更に、NPNトランジスタとプルダウンN In addition, NPN transistor and a pull-down N
MOSとの間に流れる貫通電流を低減できる。 It can be reduced through current flowing between the MOS.

【0009】 [0009]

【実施例】以下、本発明の一実施例を図面を参照して説明する。 EXAMPLES The following will be described with reference to the drawings an embodiment of the present invention. 図1は、本発明の一実施例に係るドライブ装置の概略ブロック図である。 Figure 1 is a schematic block diagram of a drive according to an embodiment of the present invention. 1は小振幅の相補信号、10 1 small amplitude complementary signals, 10
pはポジ信号出力用のレベル変換回路、10nはネガ信号出力用のレベル変換回路、20pはレベル変換回路1 p is the level converting circuit for positive signal output, 10n level conversion circuit for negative signal output, 20p level conversion circuit 1
0pのポジ信号出力、20nはレベル変換回路10nのネガ信号出力、30は相補信号を入力してプルアップ手段及びプルダウン手段を制御して負荷2を駆動するドライバ回路である。 Positive signal output 0p, 20n the negative signal output of the level conversion circuit 10n, 30 is a driver circuit for driving a load 2 by controlling the pull-up means and the pull-down means to input complementary signal.

【0010】小振幅の相補信号1はレベル変換回路10 [0010] Complementary signals 1 small amplitude level conversion circuit 10
p及び10nにより増幅された相補信号(20p及び2 p and complementary signal amplified by 10n (20p and 2
0n)にレベル変換される。 Are level converted into 0n). レベル変換された相補信号はドライバ回路30に入力され、ドライバ回路30内のプルアップ手段40及びプルダウン手段50をダイレクトに制御する。 Level converted complementary signal is input to the driver circuit 30, and a pull-up means 40 and pull-down means 50 in the driver circuit 30 directly. このようにプルアップ手段40とプルダウン手段50とを同時に制御するため、ドライバ回路3 For such a control the pull-up means 40 and pull-down means 50 simultaneously, the driver circuit 3
0の出力の立ち上がり及び立ち下がりの遅延時間の差は抑制される。 Difference in delay time of the rising and falling of the output of 0 is suppressed.

【0011】遅延時間の差を抑えることにより、遅い側の遅延時間を短縮でき高速化が図れる。 [0011] by suppressing the difference of the delay time, thereby speeding can reduce the slow side delay time of. また、プルアップ手段40とプルダウン手段50とが同時にオンにならないため、貫通電流を抑え消費電流の低減が図れる。 Also, the pull-up means 40 door pull-down means 50 door moth at the same time on two become no reservoir, through current wo keep the current consumption Roh reduction moth achieved.

【0012】図2は、図1に示すドライブ装置をシングルエンド出力に用いた具体的な回路図である。 [0012] Figure 2 is a specific circuit diagram using the drive apparatus shown in FIG. 1 to a single-ended output. 1は小振幅の相補信号、10p及び10nはCMOSカレントミラータイプのレベル変換回路、30はプルアップ手段をNPNトランジスタ40で、プルダウン手段50をNM 1 small amplitude complementary signals, 10p and 10n is the level conversion circuit of a CMOS current mirror type, 30 a pull-up means in the NPN transistor 40, a pull-down means 50 NM
OSで構成したドライバ回路である。 A driver circuit configured the OS.

【0013】小振幅の相補信号1から位相の合った(切り替わりのタイミングのズレが無い)フル振幅の相補信号20p及び20nを生成するには、レベル変換回路1 [0013] To generate a small amplitude matches the complementary signal 1 phases of (no deviation of the switching timing) complementary signals 20p and 20n of the full amplitude, the level conversion circuit 1
0p及び10nの出力の立ち上がり及び立ち下がりの遅延時間を合わせる必要がある。 It is necessary to adjust the delay time of the rising and falling of the output of 0p and 10n. このため、レベル変換回路の出力段のプルアップ手段(10pではMp2)とプルダウン手段(10pではMn2)の駆動力を合わせることで可能となる。 Accordingly, it made possible by combining the driving force of the pull-down means (in 10p Mn2) and pull-up means of the output stage of the level conversion circuit (in 10p Mp2).

【0014】10pではMn2の駆動力を合わせるには、次の(1)式のような関係にCMOSレベル変換回路のデバイス定数を設定すれば良い。 [0014] To fit the driving force of the 10p Mn2, it may be set a device constant of the CMOS level conversion circuit relationship such as the following equation (1). Mp1の駆動力×Mn2の駆動力=Mp2の駆動力×Mn1の駆動力 …(1) ここで、駆動力とは、MOSデバイスのW(ゲート幅) Driving force of the driving force × Mn1 driving force = Mp2 driving force × Mn2 of mp1 ... (1) Here, the driving force, MOS devices W (gate width)
/L(ゲート長)に置き換えられる。 / Is replaced by the L (gate length). このように、レベル変換回路の立ち上がりと立ち下がりの遅延時間を合わせることで、ドライバ32の相補信号による制御のタイミング一致するので、負荷駆動の高速制御及び消費電流の低減が可能になる。 In this way, by combining the rise and delay times of the fall of the level converting circuit, since the match timing of control by the complementary signal of the driver 32, it is possible to reduce the high-speed control and the current consumption of the load driving.

【0015】図3は、本発明の更に別のドライブ装置の具体的回路図である。 [0015] Figure 3 is a more specific circuit diagram of another drive apparatus of the present invention. 3はECL入力信号、4はリファレンス信号、60はECLカレントスイッチ、70エミッタフォロワ対、1は小振幅の相補信号、10p及び1 3 ECL input signal, the reference signal 4, 60 ECL current switch, 70 an emitter follower pair, 1 small amplitude complementary signals, 10p and 1
0nはレベル変換回路、31p及び31nはドライバ回路である。 0n the level conversion circuit, 31p and 31n is a driver circuit.

【0016】ECLカレントスイッチ60にECL入力信号3及びリファレンス信号4を入力し、カレントスイッチ60の出力をエミッタフォロワ対70で1Vbeシフトダウンして小振幅の相補信号1を生成する。 [0016] Enter the ECL input signal 3 and the reference signal 4 to ECL current switch 60, to generate the complementary signal 1 of the small amplitude of the output of the current switch 60 and 1Vbe shifted down by emitter-follower pair 70. 小振幅の相補信号1はレベル変換回路10pと10nとに入力される。 Complementary signals 1 small amplitude is input to the level conversion circuit 10p and 10n. 10pと10nとの入力信号はツイストされた関係で入力されており、10pと10nとの出力信号は互いに反転信号の関係にある。 Input signal between 10p and 10n are input in twisted relationship, the output signal of 10p and 10n are in the relation of inversion signals each other. レベル変換回路の出力2 The output of the level conversion circuit 2
0p及び20nはほぼフル振幅レベルに増幅される。 0p and 20n are amplified approximately to the full amplitude level. ドライバ回路31p及び31nはフル振幅の相補信号である20p及び20nで制御される。 Driver circuits 31p and 31n are controlled by 20p and 20n which is a complementary signal of full amplitude.

【0017】ここでドライバ回路31pの制御について説明する。 [0017] will now be described in the control of the driver circuit 31p. まず、20pが立ち上がり、20nが立ち下がりの時を考える。 First, rising 20p, think about the time 20n is the falling of the fall. 信号が切り替わる前は20pは“L 20p before the signal is switched to "L
o”レベルで、20pは“Hi”レベルである。ドライバ回路31pではプルアップ手段であるQp及び41p "Level, 20p is" o a Hi "level. In the driver circuit 31p is a pull-up means Qp and 41p
はオフして、プルダウン手段の51pのみがオンしている。 It is turned off, only 51p of the pull-down means is turned on. このため、ドライブ回路31pの負荷2pはVee For this reason, load 2p of the drive circuit 31p is Vee
レベルにプルダウンされている。 It is pulled down to the level. 20pが立ち上がり、 20p is rising,
20nが立ち下がりの時には、プルアップ手段とプルダウン手段とが同時に制御されるため、プルダウン手段はオフし、プルアップ手段はオンして、ドライブ回路31 When 20n stood the fall, since the pull-up means and the pull-down means is controlled at the same time, the pull-down means is turned off, the pull-up means is turned on, the drive circuit 31
pの負荷2pはVccレベルにプルアップされる。 Load 2p of p is pulled up to the Vcc level. 20 20
pが立ち下がり、20nが立ち上がりの時には、逆の動作をする。 p falls, when 20n rise of, the reverse operation.

【0018】本実施例によれば、プルアップ手段及びプルダウン手段をレベル変換回路の出力信号でダイレクトにしかも同じタイミングで制御するため、負荷駆動を高速に制御できる。 According to this embodiment, in order to control the pull-up means and direct addition same timing pull-down means in the output signal of the level conversion circuit can control the load driven at high speed. また、プルアップ手段及びプルダウン手段が同時にオンしないので貫通電流を抑え消費電流を低減できる。 Further, the pull-up means and the pull-down means are current consumption can be reduced to suppress the through-current does not turn on at the same time.

【0019】図4は、本発明実施例のドライブ装置に用いることができるドライバ回路の例を示した図である。 [0019] FIG. 4 is a diagram showing an example of a driver circuit which can be used in the drive device of the present invention embodiment.
相補信号を用いて制御する負荷駆動用のドライバ回路として、3つの種類の回路が挙げられる。 As a driver circuit for a load drive controlled using complementary signals include three types of circuits. 33はプルアップ手段及びプルダウン手段の双方にNPNトランジスタを用いた例で、電源電圧が5.0V程度と高い場合に有効である。 33 is an example using an NPN transistor in both of the pull-up means and the pull-down means is effective when the power supply voltage of about 5.0V and higher. 34はプルアップ手段及びプルダウン手段の双方にNMOSを用いた例で次段のしきい値が低電位電源から決まっている場合に有効である。 34 is effective when the next stage of the threshold values ​​are determined from the low-potential power supply in case of using an NMOS to both the pull-up means and the pull-down means. 35はプルアップ手段及びプルダウン手段の双方にPMOSを用いた例で、次段のしきい値が高電位電源から決まっている場合に有効である。 35 is an example using a PMOS to both the pull-up means and the pull-down means is effective when the next stage of the threshold values ​​are determined from the high-potential power supply.

【0020】以上述べたドライブ装置は、プルアップ手段とプルダウン手段とを同じタイミングで制御できるため、小振幅信号を位相が揃ったフル振幅信号にレベル変換することが可能である。 The above-mentioned drive apparatus, it is possible to control the pull-up means and the pull-down means at the same time, it is possible to level conversion to a full amplitude signal a small amplitude signal with uniform phase.

【0021】図6は、本発明実施例に係るドライブ装置を、クロックバッファに用いたシンクロナスSRAMのブロック図である。 [0021] Figure 6, the drive unit according to the present invention embodiment, a block diagram of a synchronous SRAM using the clock buffer. A0〜Anはアドレス信号入力端子、D1〜Dmはデータ入力端子、WEはライトイネーブル信号入力端子、CSはチップセレクタ信号入力端子、CLKはクロック信号入力端子、Q1〜Qmはデータ出力端子である。 A0~An address signal input terminals, D1 to Dm is data input terminal, WE is a write enable signal input terminal, CS is the chip select signal input terminal, CLK is a clock signal input terminal, Q1~Qm a data output terminal. 101はアドレス用入力レジスタ、 101 address for the input register,
102はデータ入力用レジスタ、103はWE用レジスタ、104はCS用レジスタ、105及び106はクロック用バッファ回路、107はロウデコーダ、108はカラムデコーダ、109はメモリセルマトリクス、11 102 data input register, 103 is a register for WE, 104 register for CS, 105 and the clock buffer circuit 106, 107 is a row decoder, 108 a column decoder, 109 a memory cell matrix, 11
2はライトアンプ、113はセンスアンプ、114は出力レジスタ、115は出力バッファである。 2 write amplifier, 113 the sense amplifier, 114 is an output register, 115 is an output buffer.

【0022】シンクロナスSRAMは、入力信号の取り込みをクロック信号で制御している。 [0022] The synchronous SRAM is controlled by the clock signal the uptake of the input signal. また、入出力の仕様がレジスタ―レジスタ(R―R)タイプでは出力データの払い出しもクロック信号で制御している。 Further, the specification of input and output registers - The register (R-R) type are controlled at even clock signal payout of output data. 本実施例では、クロック入力信号は小信号振幅(例えばPEC In this embodiment, the clock input signal is a small signal amplitude (e.g. PEC
L)レベルで、クロック以外の入出力はLV―CMOS In L) level, input and output other than the clock is LV-CMOS
レベルの場合を例にとって説明する。 The case of the level will be described as an example.

【0023】クロック信号はクロックバッファ回路10 [0023] The clock signal is a clock buffer circuit 10
5及び106にてチップ内に供給される。 At 5 and 106 are supplied to the chip. 本実施例では、WEレジスタ,SSレジスタ及び出力レジスタには相補信号のクロック信号を用いるものとする。 In this embodiment, WE register, the SS register and the output register to those using the clock signal of the complementary signal. 単相のクロックはクロックバッファ106から供給し、相補のクロック信号はクロックバッファ105で供給するものとする。 Clock of a single phase is supplied from the clock buffer 106, clock signal complementary shall be supplied by the clock buffer 105. 単相のクロック信号121によりアドレスレジスタの信号はロウデコーダ107及びカラムデコーダ10 Signal of the address register by the clock signal 121 of the single phase row decoder 107 and column decoder 10
8に供給される。 It is supplied to the 8. ロウデコーダ107及びカラムデコーダ108によりメモリマトリクス109内のメモリセルが選択される。 Memory cells in the memory matrix 109 is selected by the row decoder 107 and column decoder 108. 読み出し状態であれば、センスアンプ1 If the read state, the sense amplifier 1
13に読み出し信号を増幅して出力レジスタ114に出力する。 13 amplifies the read signal to the output register 114. また、書き込み状態であれば、ライトアンプ1 In addition, if a write state, write amplifier 1
12によりメモリセルにデータを書き込む。 Writing data to the memory cell by 12. 出力レジスタ114はセンスアンプ113からのデータを取り込んだ後に相補のクロック信号120により制御され出力バッファにデータを出力する。 The output register 114 is controlled by the clock signal 120 complementary to the after capturing the data from the sense amplifier 113 outputs the data to the output buffer.

【0024】本実施例では、相補信号出力のクロックバッファ回路105に図3に示す回路を用いることで、ライトイネーブル系の制御信号を高速に制御することが可能になる。 [0024] In this embodiment, by using the circuit shown in FIG. 3 to the complementary signal outputs of the clock buffer circuit 105, it is possible to control the control signal of the write enable system speed. また、出力レジスタ制御の相補信号の高速化により、クロックの立ち上がりエッジからデータ出力までのアクセス時間を高速化できる。 Also, the speed of the complementary signal of the output register control, it faster access time to the data output from the rising edge of the clock. 図3に示す回路は、 The circuit shown in Figure 3,
相補信号入力であるが、入力の一端に基準電位を印加することで、図5に示すメモリのシングルエンド入力のクロックバッファにも対応する。 It is a complementary signal input, by applying a reference potential to one end of the input, corresponding to the clock buffer of single-ended input of the memory shown in FIG. また、本実施例では外部からのクロック信号にシングルエンド出力を用いているが、相補信号(ダブルエンド)入力を用いても差し支えない。 Further, in the present embodiment uses a single-ended output to the clock signal from the outside, no problem even when using complementary signals (double ended) input. さらに、本実施例では入出力を分割したI/Oセパレートタイプの例を示しているが、I/Oコモンであっても本発明を制限するところではない。 Further, an example is shown of dividing the input-output I / O separate type in this embodiment, not what to limit the present invention be a I / O common.

【0025】 [0025]

【発明の効果】本発明によれば、ドライブ装置のプルアップ回路及びプルダウン回路を同じタイミングで制御できるため、Bi−NMOSインバータによるドライバ回路に比べプルアップ手段であるNPNトランジスタを高速に制御でき、ドライブ装置の高速化が図れると共に貫通電流も低減できる。 [Invention Roh effect of the present invention similar According place, drive mounting pull-up circuit Oyobi pull-down circuit wo same timing out can be controlled reservoir, Bi-NMOS inverter Niyoru driver circuit similar than the pull-up means de Al-NPN transistor wo high-speed two-control can, through current with high speed of the drive device can be reduced can be reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係るドライブ装置の概略ブロック図である。 1 is a schematic block diagram of a drive according to an embodiment of the present invention.

【図2】図1に示すドライブ装置の具体的回路図である。 2 is a specific circuit diagram of the drive device shown in FIG.

【図3】本発明の別実施例に係るドライブ装置の具体的回路図である。 3 is a specific circuit diagram of a drive device according to another embodiment of the present invention.

【図4】本発明の実施例に係るドライブ装置に用いることのできるドライバ回路の回路図である。 4 is a circuit diagram of a driver circuit which can be used for the drive apparatus according to an embodiment of the present invention.

【図5】本発明の一実施例に係るドライブ装置を相補信号出力用のクロックバッファに適用したシンクロナスS [5] Synchronous S to which the drive device to the clock buffer for the complementary signal output according to an embodiment of the present invention
RAMの構成図である。 It is a block diagram of RAM.

【図6】従来のドライブ装置の構成図である。 6 is a block diagram of a conventional drive apparatus.

【符号の説明】 DESCRIPTION OF SYMBOLS

Vcc…高電位電源,Vee…低電位電源, 1…小振幅相補信号,2,2p,2n…ドライバ回路出力,3… Vcc ... high-potential power supply, Vee ... low-potential power supply, 1 ... small-amplitude complementary signals, 2,2P, 2n ... driver circuit output, 3 ...
ECL入力信号,4…リファレンス信号,10,10 ECL input signal, 4 ... reference signal, 10, 10
p,10n,11p,11n…レベル変換回路,20 p, 10n, 11p, 11n ... level conversion circuit, 20
p,20n…レベル変換回路出力,30,31p,31 p, 20n ... level conversion circuit output, 30,31p, 31
n…ドライバ回路,40…プルアップ手段,50…プルダウン手段,60…ECLカレントスイッチ,70…エミッタフォロワ,Q,Qp,Qn…NPNバイポーラトランジスタ,Mp,Mp#…PMOSトランジスタ,M n ... driver circuit, 40 ... pull-up means, 50 ... pull-down means, 60 ... ECL current switch, 70 ... emitter follower, Q, Qp, Qn ... NPN bipolar transistor, Mp, Mp # ... PMOS transistor, M
n,Mn#…PMOSトランジスタ、105…相補信号出力用のクロックバッファ。 n, Mn # ... PMOS transistor, 105 ... clock buffer for the complementary signal output.

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 小振幅の相補信号と、該相補信号を入力して振幅を増幅し単相の信号を出力する第1レベル変換回路と、該第1レベル変換回路と逆相の信号を出力する第2レベル変換回路と、前記第1レベル変換回路出力と前記第2レベル変換回路出力とを入力して負荷を駆動するドライバ回路とを備えることを特徴とするドライブ装置。 [1 claim: a small-amplitude complementary signals, and a first level conversion circuit which amplifies the amplitude and outputs a single-phase signal to input the complementary signal, a signal of the first level converting circuit and the negative-phase output to the second level converting circuit, the drive apparatus characterized by comprising a driver circuit for driving the enter load and wherein the first level conversion circuit outputs the second level converting circuit output.
  2. 【請求項2】 小振幅の相補信号と、該相補信号を入力して振幅を増幅し単相の信号を出力する第1レベル変換回路と、該第1レベル変換回路と逆相の信号を出力する第2レベル変換回路と、前記第1レベル変換回路出力と前記第2レベル変換回路出力とを入力して負荷を駆動する第1ドライバ回路と、前記第2レベル変換回路出力と前記第1レベル変換回路出力とを入力して前記第1ドライバ回路の逆相の信号で負荷を駆動する第2ドライバ回路とを備えることを特徴とするドライブ装置。 2. A small-amplitude complementary signals of a first level conversion circuit which amplifies the amplitude and outputs a single-phase signal to input the complementary signal, a signal of the first level converting circuit and the negative-phase output the second level converting circuit and said first level converting circuit output and said second level conversion circuit output and a first driver circuit for driving the enter load, the second level converting circuit outputs the first level drive device, characterized in that by entering a conversion circuit output and a second driver circuit for driving a load in reverse phase signal of the first driver circuit.
  3. 【請求項3】 請求項1または請求項2において、ドライバ回路のプルアップ手段及びプルダウン手段が共にP 3. An apparatus according to claim 1 or claim 2, the pull-up means and the pull-down means of the driver circuit are both P
    MOSであることを特徴とするドライブ装置。 Drive device, characterized in that the MOS.
  4. 【請求項4】 請求項1または請求項2において、ドライバ回路のプルアップ手段及びプルダウン手段が共にN 4. The method of claim 1 or claim 2, the pull-up means and the pull-down means of the driver circuit are both N
    MOSであることを特徴とするドライブ装置。 Drive device, characterized in that the MOS.
  5. 【請求項5】 請求項1または請求項2において、ドライバ回路のプルアップ手段及びプルダウン手段が共にN 5. A method according to claim 1 or claim 2, the pull-up means and the pull-down means of the driver circuit are both N
    PNバイポーラトランジスタであることを特徴とするドライブ装置。 Drive device, characterized in that the PN bipolar transistor.
  6. 【請求項6】 請求項1または請求項2において、ドライバ回路のプルアップ手段がNPNバイポーラトランジスタ、プルダウン手段がNMOSであることを特徴とするドライブ装置。 6. The method according to claim 1 or claim 2, drive the pull-up means of the driver circuit is characterized in that the NPN bipolar transistor, the pull-down means is an NMOS.
  7. 【請求項7】 請求項1または請求項2において、ドライバ回路のプルアップ手段がNPNバイポーラトランジスタとPMOS、プルダウン手段がNMOSであることを特徴とするドライブ装置。 7. The method of claim 1 or claim 2, drive the pull-up means of the driver circuit is characterized in that the NPN bipolar transistor and PMOS, the pull-down means is an NMOS.
  8. 【請求項8】 請求項1乃至請求項7のいずれかにおいて、前記相補信号を単相信号から生成する手段を備えることを特徴とするドライブ装置。 In any one of claims 8] claims 1 to 7, the drive device characterized by comprising means for generating said complementary signals from a single-phase signal.
  9. 【請求項9】 請求項1乃至請求項8のいずれかに用いられるドライバ回路において、プルアップ手段とプルダウン手段とを有し、入力信号が相補信号であることを特徴とするドライバ回路。 In the driver circuit used in any one of claims 9 claims 1 to 8, and a pull-up means and the pull-down means, a driver circuit, wherein the input signal is a complementary signal.
  10. 【請求項10】 相補信号により駆動される負荷を備える半導体装置において、請求項1乃至請求項8のいずれかに記載のドライブ装置を内蔵することを特徴とする半導体装置。 10. A semiconductor device comprising a load driven by complementary signals, the semiconductor device characterized in that it incorporates a drive device according to any one of claims 1 to 8.
  11. 【請求項11】 クロック入力を受け該クロックから相補クロック信号を生成するクロックバッファと、メモリマトリクスと、前記相補クロック信号に基づき駆動され前記メモリマトリクスの読み書きを行うレジスタとを備えるシンクロナスSRAMにおいて、前記クロックバッファとして請求項1乃至請求項8のいずれかに記載のドライブ装置を設けたことを特徴とするシンクロナスSR From 11. clock input receiving said clock and a clock buffer to generate a complementary clock signal, and the memory matrix, in synchronous SRAM and a register driven on the basis of said complementary clock signal to read and write the memory matrix, synchronous SR, characterized in that a drive device according to any one of claims 1 to 8 as the clock buffer
    AM。 AM.
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