JPH01175637A - 二重化プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、二重化されたプロセッサと、これらの二重化
されたプロセッサの一方を主系に他方を従系にするため
の制御許可信号を出力する二重化制御装置とからなる二
重化プロセッサシステムに関し、更に詳しくは、二重化
制御装置をシステムから取り外して動作させたり、１つ
のプロセッサで動作さ、せることか容易に行なえるよう
にした二重化プロセッサシステムに関する。

（従来の技術） 第３図は、従来の二重化プロセッサシステムの構成を示
す概念図である０図において、ＰＣＩ。

ＰＯ２は二重化されたプロセッサ、ＤＣは二重化制御装
置であって、互いに排他的な値を持つＩ１０制御制御音
各プロセッサＰＣＩ、ＰＣ２に対して出力するように構
成されている。ＳＷは、手動スイッチで、二重化制御装
置ＤＣを保守するような場合に、二重化されたプロセッ
サＰＣＩ、ＰＣ２のうちの主系とする方のプロセッサに
制御信号を与えるために用意されている。

二重化制御装置ＤＣは、プロセッサＰＣＩ、ＰＣ２の動
作を監視しており、一方のプロセッサを主系、他方のプ
ロセッサを従系とするようにＩ１０制御信号ｌ０ＣＥ１
、ｌ０ＣＥ２を出力すると共に、主系のプロセッサがダ
ウンすると、従系のプロセッサが直に主系のプロセッサ
となるように切替えられるように、各種のデータの転送
を行っている。

（発明が解決しようとする問題点） このように構成される従来の二重化プロセッサシステム
においては、二重化制御装置が故障等の理由で保守を行
なう場合、これをシステムから取り外すことになるが、
取り外しに先立って手動スイッチＳＷを強制的にどちら
かのプロセッサが主系となるように操作する必要がある
。このことは、手動スイッチを操作するのを忘れたよう
な場合、どちらのプロセッサも動作しない場合が起こり
得ると言う問題点がある。

本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、従来システムにあった手動スイッチを無くし
、二重化制御装置や、二重化されたプロセッサのいずれ
か一方をシステムから取り外す場合に、特別な操作を必
要としない二重化プロセッサシステムを実現することに
ある。

（問題点を解決するための手段） 前記した問題点を解決する本発明は、二重化された第１
、第２のプロセッサと、これらの二重化された第１、第
２のプロセッサの一方を主系に他方を従系にするための
制御許可信号を出力する二重化制御装置とからなる二重
化プロセッサシステムであって、 前記二重化制御装置は、前記第１、第２のプロセッサの
一方を主系、他方を特徴とする特許可信号（ＴＯＣＥＩ
、ｌ０ＣＢ２）と、当該二重化制御装置の有無及びまた
は正常／異常を示すレディ信号（ＤＸＲＤＹ）を出力す
る制御部を備え、前記第１、第２のプロセッサは、電源
投入時及び前記レディ信号（ＤＸＲＤＹ）がアクティブ
の時クリアされるフリップフロップと、 前記制御許可信号（ＩＱＣＥ１、ｌ０ＣＥ２）及びレデ
ィ信号＜ＤＸＲＤＹ）がすべてインアクテブであること
を検出し、第１、第２のプロセッサのどちらかを識別す
る実装位置信号（ＳＬＯＴ１、５ＬＯＴ２）がある値と
一致したときに限って、その状態の継続時間を計測し、
所定め時間継続した場合、前記フリップフロップをセッ
トする主系決定制御手段と、 自信の内部状態が正常のときアクテブとなるレディ信号
（ＲＤＹＩ、ＲＤＹ２）がアクテブで、相手のプロセッ
サの主系、従系を決定する制御許可信号（Ｉ　ＯＣＦ、
　２又はｌ０ＣＥＩ）がインアクテブで、レディ信号（
ＤＸＲＤＹ）がインアクテブの時、又は、前記フリップ
フロップがセットされているとき自身の主系、従系を決
定する制御許可信号＜　ｌ０ＣＥ１又はｌ０ＣＥ２）を
アクテブにするドライバとを備えて構成される。

（作用） 第１．第２のプロセッサ及び二重化制御装置のいずれら
が正常である場合、二重化制御装置は一方の制御許可信
号（ＩＯＣＥＩ）をアクティブとし、一方のプロセッサ
（ＰＣＩ＞が主系となり、他方の制御許可信号（ＩＯＣ
Ｂ２）をインアクティブとして、他方のプロセッサ（Ｐ
Ｏ２）を従系とする。二重化制御装置が取り外されると
、プロセッサＰＣ内のｌ０ＣＲ出力のための論理回路が
働きＩ　０ＣＥ１またはＴＯＣＥ２がアクテブとなり、
いずれかのプロセッサが主系として動作を続ける。

（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示す構成ブロック図である
０図において、ＰＣＩ、ＰＯ２は、二重化された第１．
第２のプロセッサ、ＤＣは第１゜第２のプロセッサＰｃ
ｔ、ＰＣ２の一方を主系に、他方を従系にするための制
御許可信号Ｉ　ＯＣＥ　１　。

ｌ０ＣＥ２を出力する二重化制御装置である。

二重化制御装置ＤＣにおいて、３１は第１、第２のプロ
セッサＰＣＩ、ＰＯ２の一方を主系、他方を特徴とする
特許可信号（ＩＯＣＥＩ、ｌ０ＣＥ２）と、この二重化
制御装置の有無及びまたは正常／異常を示すレディ信号
（ＤＸＲＤＹ）を出力する制御部である。この制御部３
１は、図示してないが第１、第２のプロセッサの動作を
監視する監視手段を持っており、監視結果に応じて、制
御許可信号ｌ０ＣＥＩ、ｌ０ＣＥ２や、レディ信号ＤＸ
ＲＤＹを出力するような構成となっている。

第１のプロセッサＰｃｔにおいて、１１は自身のレディ
信号ＲＤＹＩ（このレディ信号は、自身の内部状態が正
常なときアクテブとなる）と、相手の第２のプロセッサ
ＰＣ２の主系、従系を決定する制御許可信号（ＩＯＣＢ
２）と前記ＤＸＲＤＹとをを入力するゲート、１２はゲ
ート１１の出力をその一つの入力とするオアゲート、１
３はオアゲート１２からの信号を入力とし、その出力端
が自身の主系、従系を決定する制御許可信号ｌ０ＣＥ１
が出力されているｌ０ＣＥ１ラインに接続されているド
ライバである。

１４はフリップフロップで、アンドゲート１７を介して
印加される電源投入時の初期化信号ＩＮＺ１及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。

１５はフリップフロップ１４をセットする信号を出力す
る主系決定制御部である。この主系決定制御部１５は、
アンドゲート１６を介して、制御許可信号ｌ０ＣＥ１、
ｌ０ＣＢ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第１のプロセッサＰＣＩが実装される位置を識別す
る実装位置信号（ここではローレベルの信号）ＳＬＯＴ
Ｉを入力しており、前記各制御許可信号ｌ０ＣＥ１、ｌ
０ＣＥ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号５ＬＯＴ１がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ１４をセットする
ように構成されている。

１８は自身を特徴とする特許可信号Ｉ　０ＣＥ１を受け
るレシーバで、その出力は図示してない第１のプロセッ
サ内部にある制御部に与えられる。

第２のプロセッサＰＣ２において、２１は自身のレディ
信号ＲＤＹ２　（このレディ信号は、自身の内部状態が
正常なときアクテブとなる）と、相手の第１のプロセッ
サＰｃｔの主系、従系を決定する制御許可信号（ＴＯＣ
ＥＩ）と前記ＤＸＲＤＹとを入力するゲート、２２はゲ
ート２１の出力をその一つの入力とするオアゲート、２
３はオアゲート２２からの信号を入力とし、その出力端
が自身の主系、従系を決定する制御許可信号ｌ０ＣＥ２
が出力されているｌ０ＣＥ２ラインに接続されているド
ライバである。

２４はフリップフロップで、アンドゲート２７を介して
印加される電源投入時の初期化信号ＩＮＺ２及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。

２５はフリップフロッグ２４をセットする信号を出力す
る主系決定制御部である。この主系決定制御部２５は、
アンドゲート２６を介して、制御許可信号ｌ０ＣＥ１、
ｌ０ＣＢ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第２のプロセッサＰＣ２が実装される位置を識別す
る実装位置信号（ここではハイレベルの信号）ＳＬＯＴ
２を入力しており、前記各制御許可信号１０ＣＥ１、ｌ
０ＣＢ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号５ＬＯＴ２がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ２４をセットする
ように構成されている。

２８は自身を特徴とする特許可信号Ｉ　０ＣＥ２を受け
るレシーバで、その出力は図示してない第２のプロセッ
サ内部にある制御部に与えられる。

第１のプロセッサＰＣＩと、第２のプロセッサＰＣ２と
は、その内部構成及びその動作においてほぼ同一である
。

ＣＤＩは第１のプロセッサＰＣＩの通信装置で、制御許
可信号ｌ０ＣＥＩが主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。４１は制御許可信号１０ＣＥ１を受けるレシ
ーバである。

ＣＤ２は第２のプロセッサＰＣ２の通信装置で、制御許
可信号ｌ０ＣＥ２が主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。５１は制御許可信号ｌ０ＣＥ２を受けるレシ
ーバである。

このように構成した装置の動作を、二重化制御装置ＤＣ
を装着した状態と、二重化制御袋［ＤＣを収り外した状
態とに分けて次に説明する。

（二重化制御装置ＤＣを装着した状態）この状態では、
二重化制御装置ＤＣは、第１、第２のプロセッサが共に
正常に動作しているものとすれば、例えば第１のプロセ
ッサＰｃｔを主系に選び（第２のプロセッサＰＣ２を主
系に選ぶ場合も同様）、制御許可信号１０ＣＲ１をアク
テブ、制御許可信号ｌ０ＣＥ２をインアクテブとする。

また、レディ信号ＤＸＲＤＹをアクテブとする。

第１のプロセッサＰｃｔは、制御許可信号Ｔ。

ＣＥＩがアクティブであることを知って、許可信号０１
に基づき主系としての動作を行う。

第２のプロセッサＰＣ２は、制御許可信号ｌ０ＣＥ２が
インアクティブであることを知って、従系としての動作
を行う。

（二重化制御装置を取り外した状態） （１）メモリにデータベースが格納されている時電源が
投入されると、第１、第２のプロセッサＰＣＩ、ＰＯ２
において、フリップフロップ１４．２４は、内部の初期
化信号ＩＮＺＩ、ＩＮＺ２を受けて、リセットされる。

各プロセッサ内のレディ信号ＲＤＹＩ、ＲＤＹ２は、プ
ロセッサが自身のメモリ内のデータベースを検査し、そ
れが正常であり、また、その池の自己診断の結果でも正
常動作が確認されると、いずれもアクテブとなる。

アンドゲート１１．２１、オアゲート１２．２２、ドラ
イバ１３．２３は、制御許可信号ｌ０ＣＥ１、ｌ０ＣＢ
２の信号ラインを介してフリップフロップを形成してお
り、レディ信号を早くアクテブにした側の制御許可信号
１０ＣＥがアクテブとなる。

例えば、第１のプロセッサＰＣＩのレディ信号ＲＤＹＩ
が第２のプロセッサＰＣ２のレディ信号ＲＤＹ２より早
くアクテブになったとすれば、最初制御許可信号ｌ０Ｃ
ＥＩ、ｌ０ＣＩＦ、２は共にインアクテブであり、ＤＸ
ＲＤＹ信号がインアクテブ、即ちハイレベルであるから
、ゲート１１の出力がハイレベルとなって、オアゲート
１２の出力をハイレベルとし、ドライバ１３の出力をロ
ーレベルとする。このようにして制御許可信号ＴＯＣＥ
１がアクテブになると、第１のプロセッサＰｃ１が主系
となる。制御許可信号ｌ０ＣＥＩがアクテブとなった後
は、第２のプロセッサＰＣ２側のレディ信号ＲＤＹ２が
アクテブになったと貝でも、ゲート２１が開かず（出力
はローレベルのまま）、制御許可信号ｌ０ＣＥ２は、イ
ンアクテブとなる。

この状態はレディ信号ＲＤＹ１がインアクテブとなるま
で続く。

（２）メモリにデータベースが格納されていない場合 プロセッサのメモリにデータベースが格納されていない
場合、それぞれのレディ信号ＲＤＹ１、ＲＤＹ２はいず
れもアクテブにならない。

このため、初め制御許可信号１０ＣＥ１、ｌ０ＣＢ２は
、共にインアクテブのままであるが、これらの制御許可
信号ｌ０ＣＥ１、ＴＯＣＦ、２及びレディ信号ＤＸＲＤ
Ｙの全てがインアクテブであれば（この状態ではレディ
信号ＤＸＲＤＹは、二重化制御装置ＤＣが取り外されて
いるのでインアクテブとなっている）、アンドゲート１
６．２６の出力がハイレベルとなり、主系決定制御部１
５．２５がその継続時間を計測する。ここで、主系決定
制御部１５．２５は、例えば、実装位置信号５ＬＯＴＩ
、５ＬＯＴ２のレベルがローレベルの時だけ動作するよ
うになっていて、第１図の実施例では、第１のプロセッ
サｐｃｉｒｍの主系決定制御部１５が、継続時間を計測
する動作を行う。

アンドゲート１６のハイレベル出力が予め定めた所定の
時間継続すると、主系決定制御部１５は、フリップフロ
ップ１４をセットする。

フリップフロップ１４がセットされると、その出力はオ
アゲート１２を介してドライバ１３に印加され、ドライ
バ１３は、制御許可信号ｌ０ＣＥ１をアクテブ（ローレ
ベル）とする。

この様な動作によって、第１のプロセッサＰＣ１が主系
、第２のプロセッサＰＣ２が従系となる。

通信装置ＣＤＩは、制御許可信号ｌ０ＣＥＩがアクテブ
となるのを受け、動作可能となり曲のシステムからの通
信に応答し、この場合、必要なデータベースのメモリへ
のローデングを可能とする。

通信装置ＣＤ２は、制御許可信号ｌ０ＣＥ２がインアク
テブであるため、他のシステムからの通信には応答しな
い。

第２図は、この状態を示す構成概念図である。

第１のプロセッサＰＣＩのメモリには、他のシステムか
らデータベースのローデングを通信装置ＤＣＩを介して
行う。

（３）シングルシステムの場合 例えば第２のプロセッサＰＣ２が取り外されていて、第
１のプロセッサＰＣＩだけが存在する場合、前記した（
１）、（２）の場合と同様の動作にて、制御許可信号ｌ
０ＣＥ１がアクテブとなり、第１のプロセッサＰＣＩが
主系として自動的に働くことになる。また、このプロセ
ッサＰＣＩに結合する通信装置ＣＤＩも同様に動作が可
能となる。

以上の主系、従系の決定は、特別なスイッチなどの設定
を同等必要とせず行われる。

なお上記の実施例では、実装位置信号Ｓ　ＬＯＴｌをロ
ーレベル、５ＬＯＴ２をハイレベルにそれぞれ設定し、
主系決定制御部１５．２５は、実装位置信号がある値と
一致したときに継続時間を計測するようにしたものであ
るが、実装位置信号５ＬＯＴ１．５ＬＯＴ２のレベルを
優先順位に対応した値とし、主系決定制御部は、この実
装位置信号のレベルに対応した時間だけ継続時間を計測
するようにし、優先順位の高いプロセッサがはじめに主
系となるように優先順位管理を行うようにしてもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、二重化制
御装置や一方のプロセッサをシステムから取り外すとき
、特別な操作を必要とせず、一方が自動的に主系となる
。したがって信頼性が高く、また構成の簡単な二重化プ
ロセッサシステムが実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は他のシステムに対する接続構成の概略図、第３図は
従来の二重化プロセッサシステムの構成概念図である。 ＰＣＩ・・・第１のプロセッサ ＰＣ２・・・第２のプロセッサ ＤＣ・・・・・・二重化制御装置 ＣＤｌ−ＣＤ２・・・通信装置 １１．１２，１６．１７．２１．２２ １３．２３・・・ドライバ ２６．２７・・・ゲート手段 １４．２４・・・フリップフロップ １５．２５・・・主系決定制御部

Claims (2)

【特許請求の範囲】
1. （１）二重化された第１、第２のプロセッサと、これら
   の二重化された第１、第２のプロセッサの一方を主系に
   他方を従系にするための制御許可信号を出力する二重化
   制御装置とからなる二重化プロセッサシステムであって
   、 前記二重化制御装置は、前記第１、第２のプロセッサの
   一方を主系、他方を従系とする制御許可信号（ＩＯＣＥ
   １、ＩＯＣＥ２）と、当該二重化制御装置の有無及びま
   たは正常／異常を示すレディ信号（ＤＸＲＤＹ）を出力
   する制御部を備え、前記第１、第２のプロセッサは、電
   源投入時及び前記レディ信号（ＤＸＲＤＹ）がアクティ
   ブの時クリアされるフリップフロップと、 前記制御許可信号（ＩＯＣＥ１、ＩＯＣＥ２）及びレデ
   ィ信号（ＤＸＲＤＹ）がすべてインアクテブであること
   を検出し、第１、第２のプロセッサのどちらかを識別す
   る実装位置信号（ＳＬＯＴ１、ＳＬＯＴ２）がある値と
   一致したときに限って、その状態の継続時間を計測し、
   所定の時間継続した場合、前記フリップフロップをセッ
   トする主系決定制御手段と、 自信の内部状態が正常のときアクテブとなるレディ信号
   （ＲＤＹ１、ＲＤＹ２）がアクテブで、相手のプロセッ
   サの主系、従系を決定する制御許可信号（ＩＯＣＥ２又
   はＩＯＣＥ１）がインアクテブで、レディ信号（ＤＸＲ
   ＤＹ）がインアクティブの時、又は、前記フリップフロ
   ップがセットされているとき自身の主系、従系を決定す
   る制御許可信号（ＩＯＣＥ１又はＩＯＣＥ２）をアクテ
   ブにするドライバとを備える ことを特徴とする二重化プロセッサシステム。
2. （２）実装位置信号（ＳＬＯＴ１、ＳＬＯＴ２）のレベ
   ルを優先順位に対応した値とし、主系決定制御手段は、
   前記実装位置信号のレベルに対応した時間だけ継続時間
   を計測することを特徴とする特許請求の範囲第１項記載
   の二重化プロセッサシステム。