JPH01169954A - モールド構造 - Google Patents

モールド構造

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Publication number
JPH01169954A
JPH01169954A JP62327771A JP32777187A JPH01169954A JP H01169954 A JPH01169954 A JP H01169954A JP 62327771 A JP62327771 A JP 62327771A JP 32777187 A JP32777187 A JP 32777187A JP H01169954 A JPH01169954 A JP H01169954A
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JP
Japan
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layer
integrated circuit
semiconductor integrated
molding material
circuit element
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Pending
Application number
JP62327771A
Other languages
English (en)
Inventor
Kunio Sakuma
佐久間 國雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH01169954A publication Critical patent/JPH01169954A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフィルムキャリア方式における半導体集積回路
素子のモールド構造に関する。
〔従来の技術〕
従来のフィルムキャリア方式における半導体集積回路素
子のモールド構造は、第2図に示すように、3の絶縁フ
ィルム上に形成された4の導体パターンの延長端にあた
る5のフィンガーリードに、2のバンプを介して、1の
半導体集積回路素子を接合した後、6で示すエポキシ樹
脂のモールド剤を、半導体集積回路素子1の能動面を覆
うように、ポツティングモールドし、加熱硬化させた構
造であった。またこの際、モールドの厚みとしては、モ
ールド樹脂の硬化収縮応力によるチップ割れ防止の観点
や商品の空間的な制約などから、あまり厚くするわけに
いかず、半導体集積回路素子の能動面上で200μm〜
300μm程度の厚みとするのが通常であった。
〔発明が解決しようとする問題点〕
しかし、前述の従来技術では、特に高信頼性対応として
熱膨張係数を低く抑えるために無機質のフィラーを高い
含有率で含んだモールド樹脂を使用した場合に、そのフ
ィラー粒子が最大150〜200μmの直径を有するこ
とから、モールド表面にフィラー粒子がとび出し、7の
ような突起となってしまい、モールド表面にロフトナン
バーなどのマーキングを行なう際、その突起による凹凸
により、マーキングがかすれるあるいは見えなくなるな
どの問題点を有していた。
そこで本発明はこのような問題点を解決するものであり
、その目的とするところは、良好なマーキング性を有す
るフィルムキャリア方式のモールド構造を提供するとこ
ろにある。
〔問題点を解決するための手段〕
本発明のモールド構造は、フィルムキャリア方式により
フレキシブル基板に接合された半導体集積回路素子を有
するモールド構造において、次の構成を有することを特
徴とする。
a)半導体集積回路素子の能動面に接した第1層目のモ
ールド剤が、無機質のフィラー粒子成分を多量に含有し
たポツティングモールドタイプのエポキシ樹脂から成り
、その半導体集積回路素子の能動面上の厚みが300μ
m以下の構成。
b)第2層目のモールド剤が、軟質で、かつ無機質のフ
ィラー粒子成分を含有しない、エポキシ以外の樹脂から
成り、第1層目のモールド剤の、半導体集積回路素子の
能動面側を被覆した構成。
〔作  用〕
本発明の上記の構成によれば、第1層目のモールド剤の
、無機質フィラー粒子成分によるモールド表面凹凸を、
第2層目のモールド剤が埋め、モールド表面を平滑な面
に変えることにより、モールド表面へのマーキングのか
すれ不良を無くすことができる。
〔実 施 例〕
第1図は本発明の実施例における主要断面図である。ま
ず第1層目のモールド時において、モールド剤6に含ま
れるガラス等の無機質のフィラー粒子によりその表面に
約20〜50μm程度の突起7ができ、表面が凹凸状態
となる。そこで約100μm程度の厚みにて、シリコン
あるいはポリイミドあるいはポリエーテルイミド等の、
無機質フィラー粒子成分を含まない樹脂を、第2層目の
モールド剤として塗布することにより、第1層目のモー
ルド剤表面の凹凸を埋め、モールド表面を平滑な面に変
えて良好なマーキング性の確保が可能となる。この際、
第2層目のモールド樹脂は、第1層目のモールド剤のエ
ポキシ樹脂に比較して、非常に軟質であるものを選んで
あるため、硬化収縮時の応力は非常に小さく、2層構造
として厚みが増すものの、樹脂の半導体集積回路素子へ
の応力は、1層のみの場合とほとんど差がなく、チップ
割れ等の問題も発生しない。
また、このような2層モールドを行なうことに゛より、
マーキング性の向上のみならず、信頼性上耐湿性が大幅
に向上するという利点も兼ね備えている。
〔発明の効果〕
以上述べたように本発明によれば、エポキシ樹脂による
第1層目のモールド剤上に、他の樹脂による第2層目の
モールド剤を重ね合わせたことにより、表面を平滑にし
、マーキング性の向上が可能となり、かつ耐湿性の向上
が可能となるなどすぐれた硬化を有するものである。
【図面の簡単な説明】
第1図は本発明のモールド構造の一実施例を示す主要断
面図。 第2図は従来のモールド構造を示す主要断面図。 1・・・半導体集積回路素子 2・・・バンプ 3・・・絶縁フィルム 4・・・導体パターン 5・・・フィンガーリード 6・・・モールド剤 7・・・突起 8・・・2層目のモールド剤 以   上 出願人 セイコーエプソン株式会社 12図

Claims (1)

    【特許請求の範囲】
  1. (1)フィルムキャリア方式によりフレキシブルテープ
    基板に接合された半導体集積回路素子を有するモールド
    構造において、次の構成を有することを特徴とするモー
    ルド構造。 (a)半導体集積回路素子の能動面に接した第1層目の
    モールド剤が、無機質のフィラー粒子成分を多量に含有
    したポッティングモールドタイプのエポキシ樹脂から成
    り、その半導体集積回路素子の能動面上の厚みが300
    μm以下の構成。 (b)第2層目のモールド剤が、軟質で、かつ無機質の
    フィラー粒子成分を含有しない、エポキシ以外の樹脂か
    ら成り、第1層目のモールド剤の、半導体集積回路素子
    の能動面側を被覆した構成。
JP62327771A 1987-12-24 1987-12-24 モールド構造 Pending JPH01169954A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531760B1 (en) * 1988-09-20 2003-03-11 Gen Murakami Semiconductor device
JP2007309624A (ja) * 2006-05-22 2007-11-29 Tokai Corp 着火器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531760B1 (en) * 1988-09-20 2003-03-11 Gen Murakami Semiconductor device
US6720208B2 (en) 1988-09-20 2004-04-13 Renesas Technology Corporation Semiconductor device
US6919622B2 (en) 1988-09-20 2005-07-19 Renesas Technology Corp. Semiconductor device
JP2007309624A (ja) * 2006-05-22 2007-11-29 Tokai Corp 着火器

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