JPH01164044A - チップ実装方法 - Google Patents
チップ実装方法Info
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- JPH01164044A JPH01164044A JP62323146A JP32314687A JPH01164044A JP H01164044 A JPH01164044 A JP H01164044A JP 62323146 A JP62323146 A JP 62323146A JP 32314687 A JP32314687 A JP 32314687A JP H01164044 A JPH01164044 A JP H01164044A
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- 238000000034 method Methods 0.000 claims abstract description 19
- 229920005989 resin Polymers 0.000 claims abstract description 18
- 239000011347 resin Substances 0.000 claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 9
- 230000001070 adhesive effect Effects 0.000 claims abstract description 8
- 239000000853 adhesive Substances 0.000 claims abstract description 7
- 239000003973 paint Substances 0.000 claims abstract description 5
- 238000010521 absorption reaction Methods 0.000 claims abstract description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 229910000510 noble metal Inorganic materials 0.000 claims description 2
- 238000005476 soldering Methods 0.000 claims description 2
- 229920005992 thermoplastic resin Polymers 0.000 claims description 2
- 229920001187 thermosetting polymer Polymers 0.000 claims description 2
- 238000007650 screen-printing Methods 0.000 abstract description 10
- 239000011248 coating agent Substances 0.000 abstract description 9
- 238000000576 coating method Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000007639 printing Methods 0.000 abstract description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 239000010931 gold Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 244000062175 Fittonia argyroneura Species 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は各種電子機器に使用されるチップの実装方法に
関する。
関する。
従来の技術
従来、チップの実装は、銅箔付ガラスクロス積層板等を
エツチング法により導電回路を形成し、導電性接着剤で
回路配線の一部にチップを接着せしめ、チップ表面の電
極部と回路配線とを金線で接続するいわゆるワイヤーボ
ンディング法が良く知られている。金線はチップの電極
部と配線回路間にブリッジ構造になっているだめ、機械
的強度は極めて弱く、そのためにチップと金線全体を絶
縁性樹脂でモールドする必要がある。
エツチング法により導電回路を形成し、導電性接着剤で
回路配線の一部にチップを接着せしめ、チップ表面の電
極部と回路配線とを金線で接続するいわゆるワイヤーボ
ンディング法が良く知られている。金線はチップの電極
部と配線回路間にブリッジ構造になっているだめ、機械
的強度は極めて弱く、そのためにチップと金線全体を絶
縁性樹脂でモールドする必要がある。
発明が解決しようとする問題点
しかしながら、ワイヤーボンディング法では電極部数の
多い半導体チップを多数個実装する場合や、発光ダイオ
ードを、面照光を目的として多数個を実装する場合、接
続ケ所が多いために、多大の時間を要し、さらに使用す
る金線の量も多いことから安価に製造することが困難で
あった。さらにワイヤボンディング法の場合は金の細線
を用いるためにチップの電極部と回路配線の接続部は近
接して設置させる必要性があり、回路設計の自由度をそ
こなうことも多かった。
多い半導体チップを多数個実装する場合や、発光ダイオ
ードを、面照光を目的として多数個を実装する場合、接
続ケ所が多いために、多大の時間を要し、さらに使用す
る金線の量も多いことから安価に製造することが困難で
あった。さらにワイヤボンディング法の場合は金の細線
を用いるためにチップの電極部と回路配線の接続部は近
接して設置させる必要性があり、回路設計の自由度をそ
こなうことも多かった。
問題点を解決するだめの手段
本発明は、チップを導電性接着剤等で基体上の回路配線
に接着せしめる工程までは従来と同一であるが、チップ
表面の電極部と回路配線との電気的接続を、スクリーン
印刷等により、導電性塗料で一括してパターン印刷形成
することにより、安価に製造し得る実装方法を提供せん
とするものである。詳述するならば、本発明は少なくと
も表面部分が絶縁性の基体上に回路配線を形成し、回路
配線上に導電性または絶縁性接着剤または半田付けによ
って、任意個数のチップを接着し、保護板をチップ表面
に密着させた状態で保護板と回路配線のすき間に絶縁性
樹脂を注入して固化させる。
に接着せしめる工程までは従来と同一であるが、チップ
表面の電極部と回路配線との電気的接続を、スクリーン
印刷等により、導電性塗料で一括してパターン印刷形成
することにより、安価に製造し得る実装方法を提供せん
とするものである。詳述するならば、本発明は少なくと
も表面部分が絶縁性の基体上に回路配線を形成し、回路
配線上に導電性または絶縁性接着剤または半田付けによ
って、任意個数のチップを接着し、保護板をチップ表面
に密着させた状態で保護板と回路配線のすき間に絶縁性
樹脂を注入して固化させる。
この後、保護板を取りはずせばチップ表面の電極部と回
路配線の一部は急な段差のない、スクリーン印刷等での
印刷が可能な平面が得られる。このチップ表面の電極部
と露出した回路配線をスクリーン印刷等でパターニング
された導電塗膜を一括して形成する。
路配線の一部は急な段差のない、スクリーン印刷等での
印刷が可能な平面が得られる。このチップ表面の電極部
と露出した回路配線をスクリーン印刷等でパターニング
された導電塗膜を一括して形成する。
作用
本発明によれば、スクリーン印刷法等により、−括して
接続が可能となるため、電極部の数が多ければ多い程、
接続の短期間化がはかられ、さらに高価な金線も不要と
なるため、極めて大きな経済的効果を有する。また、金
の細線による接続と異なり、絶縁性樹脂上に塗布された
導電塗膜による接続になるため、チップの電極部と回路
配線の接続部は従来のように近接させる必然性は無く、
回路設計の自由度も犬となる。
接続が可能となるため、電極部の数が多ければ多い程、
接続の短期間化がはかられ、さらに高価な金線も不要と
なるため、極めて大きな経済的効果を有する。また、金
の細線による接続と異なり、絶縁性樹脂上に塗布された
導電塗膜による接続になるため、チップの電極部と回路
配線の接続部は従来のように近接させる必然性は無く、
回路設計の自由度も犬となる。
さらには、接続用の導電塗膜は、酸化スズ系や、アンチ
モンドープインジュム系の透明な導電塗膜で形成するこ
とも可能であり、発光ダイオードの接続にも適した工法
が得られる。
モンドープインジュム系の透明な導電塗膜で形成するこ
とも可能であり、発光ダイオードの接続にも適した工法
が得られる。
実施例
本実施例は第1図のごとく少なくとも表面部分が絶縁性
の基体1上に回路配線2,2aを形成し、回路配線22
L上に導電性または絶縁性接着剤または半田付け3によ
って、任意個数のチップ4を接着し、保護板5をチップ
表面と回路配線2の一部に密着させる。そしてこの状態
で保護板5と回路配線2,22Lのすき間に絶縁性樹脂
6を注入して固化させる。この後、第2図のごとく保護
板6を取りはずせばチップ4表面の電極部4&と回路配
線2の一部は急な段差のない、スクリーン印刷等での印
刷が可能な平面が得られる。次に第3図のごとくこのチ
ップ表面の電極部4&と露出した回路配線2をスクリー
ン印刷等でパターニングされた導電塗膜7を一括して形
成する。絶縁性樹脂6は、基体1およびチップ4側面に
対して接着性を有する熱硬化性樹脂であることが最も望
ましい。
の基体1上に回路配線2,2aを形成し、回路配線22
L上に導電性または絶縁性接着剤または半田付け3によ
って、任意個数のチップ4を接着し、保護板5をチップ
表面と回路配線2の一部に密着させる。そしてこの状態
で保護板5と回路配線2,22Lのすき間に絶縁性樹脂
6を注入して固化させる。この後、第2図のごとく保護
板6を取りはずせばチップ4表面の電極部4&と回路配
線2の一部は急な段差のない、スクリーン印刷等での印
刷が可能な平面が得られる。次に第3図のごとくこのチ
ップ表面の電極部4&と露出した回路配線2をスクリー
ン印刷等でパターニングされた導電塗膜7を一括して形
成する。絶縁性樹脂6は、基体1およびチップ4側面に
対して接着性を有する熱硬化性樹脂であることが最も望
ましい。
なぜならば、チップ4あるいは回路配線2,2aと絶縁
性樹脂6の界面が熱ショック等で剥れ、両者を接続して
いる導電塗膜7が切断されるからである。熱可塑性樹脂
を用いる場合には、チップ4あるいは回路配線2,2B
−に対する接着性が弱いため樹脂の流れ方向の線膨張率
が4×1ocV′C以下で、かつ吸水率が0.15%以
下でないと、前記の理由により、導電塗膜7が切断され
る可能性がある。保護板6の材質は金属でも、セラミッ
ク系でも固形樹脂でも良いが、チップ表面や回路配線の
一部を密着させた時、わずかのすき間ができると、絶縁
樹脂6を注入した際に毛細管現象により入り込んでしま
うだめ、少なくとも各密着部分はシリコン系ゴム等でラ
イニングして密着性を確保するのが良い。一般的には従
来工法であるワイヤボンディングの場合、チップ表面の
電極ランド部の材質はAeであることが多いが、酸化し
易いため電気的接続の信頼度を充分確保するためには電
極ランド部の材質はAu等の貴金属にすることが望まし
い。
性樹脂6の界面が熱ショック等で剥れ、両者を接続して
いる導電塗膜7が切断されるからである。熱可塑性樹脂
を用いる場合には、チップ4あるいは回路配線2,2B
−に対する接着性が弱いため樹脂の流れ方向の線膨張率
が4×1ocV′C以下で、かつ吸水率が0.15%以
下でないと、前記の理由により、導電塗膜7が切断され
る可能性がある。保護板6の材質は金属でも、セラミッ
ク系でも固形樹脂でも良いが、チップ表面や回路配線の
一部を密着させた時、わずかのすき間ができると、絶縁
樹脂6を注入した際に毛細管現象により入り込んでしま
うだめ、少なくとも各密着部分はシリコン系ゴム等でラ
イニングして密着性を確保するのが良い。一般的には従
来工法であるワイヤボンディングの場合、チップ表面の
電極ランド部の材質はAeであることが多いが、酸化し
易いため電気的接続の信頼度を充分確保するためには電
極ランド部の材質はAu等の貴金属にすることが望まし
い。
以下、さらに具体的な実施例を説明する。
材厚1,6tiのガラスエポキシ基板ヲ用い、3゜X3
0Hのサイズで銅箔によるプリント回路配線板を作製し
、面照光を目的として36個の1.KDチップを等間隔
になるように導電性接着剤で回路配線上に接着した。次
に、各チップ表面および、接続を要する回路配線部分に
密着し得るように、表面K O,2msのシリコンゴム
ライニングした金属の保護板6を作製し、各千ノデ表面
と接続する回路配線部2aに密着させて、エポキシ樹脂
を真空引きしつつ回路板2.2Lと保護板6のすき間に
注入し120’090秒間で硬化させた。次に保護板5
を取りはずし、各チップ4表面の電極部と回路配線2を
相互に、銀糸導電塗料7でスクリーン印刷法にて一括印
刷し接続した。この面照光板を初期および、1,2気圧
240時間のプレッシャークツカーテスト後、および−
20℃=−86℃の温度サイクルテストを100サイク
ル後それぞれ点燈試験したが、いずれも36個のLED
チップ全てが発光した。
0Hのサイズで銅箔によるプリント回路配線板を作製し
、面照光を目的として36個の1.KDチップを等間隔
になるように導電性接着剤で回路配線上に接着した。次
に、各チップ表面および、接続を要する回路配線部分に
密着し得るように、表面K O,2msのシリコンゴム
ライニングした金属の保護板6を作製し、各千ノデ表面
と接続する回路配線部2aに密着させて、エポキシ樹脂
を真空引きしつつ回路板2.2Lと保護板6のすき間に
注入し120’090秒間で硬化させた。次に保護板5
を取りはずし、各チップ4表面の電極部と回路配線2を
相互に、銀糸導電塗料7でスクリーン印刷法にて一括印
刷し接続した。この面照光板を初期および、1,2気圧
240時間のプレッシャークツカーテスト後、および−
20℃=−86℃の温度サイクルテストを100サイク
ル後それぞれ点燈試験したが、いずれも36個のLED
チップ全てが発光した。
発明の効果
以上述べたように本発明によるチップ実装方法によれば
、電極部数の多い場合でも安価に製造することが可能で
あり、チップの電極部と回路配線の接続部を近接して設
置する必然性が無いため回路設計の自由度が増大し、さ
らに高い信頼性を得ることができる。
、電極部数の多い場合でも安価に製造することが可能で
あり、チップの電極部と回路配線の接続部を近接して設
置する必然性が無いため回路設計の自由度が増大し、さ
らに高い信頼性を得ることができる。
第1図〜第3図は本発明の一実施例によるチップ実装方
法の製造工程を示す断面図である。 1・・・・・・基体、2,2a・・・・・・回路配線、
4・・・・・・チップ、5・・・・・・保護板、6・・
・・・・絶縁性樹脂、7・・・・・導電塗料。
法の製造工程を示す断面図である。 1・・・・・・基体、2,2a・・・・・・回路配線、
4・・・・・・チップ、5・・・・・・保護板、6・・
・・・・絶縁性樹脂、7・・・・・導電塗料。
Claims (5)
- (1)絶縁性基体上の回路配線の任意の部分に、導電性
または絶縁性接着剤または半田付けにより単数または複
数のチップを接着する工程と、保護板を前記チップ表面
に密着させた状態で、前記保護板と前記回路配線のすき
間部分に絶縁性樹脂を注入して固化させる工程と、前記
保護板を取りはずして、前記チップ表面の電極部と前記
回路配線の露出した部分を相互に導電性塗料により接続
する工程とより成るチップ実装方法。 - (2)すき間部分に注入する樹脂は、熱硬化性樹脂であ
る特許請求の範囲第1項に記載のチップ実装方法。 - (3)すき間部分に注入する樹脂は、流れ方向の線膨張
率4×10^−^5cm/℃以下でかつ吸水率が0.1
5%以下の熱可塑性樹脂である特許請求の範囲第1項に
記載のチップ実装方法。 - (4)保護板の少なくともチップ表面に密着させる部分
はゴム製とした特許請求の範囲第1項に記載のチップ実
装方法。 - (5)チツプの電極部は表裏面ともに貴金属被覆されて
いる特許請求の範囲第1項に記載のチップ実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62323146A JPH0744202B2 (ja) | 1987-12-21 | 1987-12-21 | チップ実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62323146A JPH0744202B2 (ja) | 1987-12-21 | 1987-12-21 | チップ実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01164044A true JPH01164044A (ja) | 1989-06-28 |
JPH0744202B2 JPH0744202B2 (ja) | 1995-05-15 |
Family
ID=18151594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62323146A Expired - Lifetime JPH0744202B2 (ja) | 1987-12-21 | 1987-12-21 | チップ実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744202B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5665653A (en) * | 1995-03-29 | 1997-09-09 | Unifet, Incorporated | Method for encapsulating an electrochemical sensor |
JP2007510301A (ja) * | 2003-10-29 | 2007-04-19 | コンダクティブ・インクジェット・テクノロジー・リミテッド | 部品の電気的接続 |
US7230341B2 (en) | 2003-03-13 | 2007-06-12 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, circuit board, and electronic instrument |
US7514350B2 (en) | 2003-03-13 | 2009-04-07 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, circuit board, and electronic instrument |
JP2015012165A (ja) * | 2013-06-28 | 2015-01-19 | 富士機械製造株式会社 | 回路機器製造方法および、成形用の型 |
-
1987
- 1987-12-21 JP JP62323146A patent/JPH0744202B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5665653A (en) * | 1995-03-29 | 1997-09-09 | Unifet, Incorporated | Method for encapsulating an electrochemical sensor |
US7230341B2 (en) | 2003-03-13 | 2007-06-12 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, circuit board, and electronic instrument |
US7514350B2 (en) | 2003-03-13 | 2009-04-07 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, circuit board, and electronic instrument |
JP2007510301A (ja) * | 2003-10-29 | 2007-04-19 | コンダクティブ・インクジェット・テクノロジー・リミテッド | 部品の電気的接続 |
JP2015012165A (ja) * | 2013-06-28 | 2015-01-19 | 富士機械製造株式会社 | 回路機器製造方法および、成形用の型 |
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Publication number | Publication date |
---|---|
JPH0744202B2 (ja) | 1995-05-15 |
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