JPH01161874A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH01161874A JPH01161874A JP31881987A JP31881987A JPH01161874A JP H01161874 A JPH01161874 A JP H01161874A JP 31881987 A JP31881987 A JP 31881987A JP 31881987 A JP31881987 A JP 31881987A JP H01161874 A JPH01161874 A JP H01161874A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は異種半導体接合を用いた電界効果型トランジス
タに係り、高速動作可能な電界効果型トランジスタとそ
の製造方法に関する。
タに係り、高速動作可能な電界効果型トランジスタとそ
の製造方法に関する。
近年ＡＱＧａＡｓ／ＧａＡｓ、ＩｎＧａＡｓ／ＩｎＰ、
ＩｎＧａＡｓ／ＩｎＡＱＡｓ等の化合物半導体のへテロ
接合を利用したＦＥＴが実現されている。
ＩｎＧａＡｓ／ＩｎＡＱＡｓ等の化合物半導体のへテロ
接合を利用したＦＥＴが実現されている。
第２図にその、−例であるｎ型ドープＧ ａ Ａ ｓと
アンドープＡＱＧａＡｓのへテロ接合を用いたＦＥＴの
断面図を示す、アンドープＧ ａ Ａ ｓ層１上に厚さ
約１０００程度のｎ型ドープ（シリコン（Ｓｉ） 〜２
Ｘ１０”Ｃ１０−”）ＧａＡｓ層２．厚さ２００人程０
のアンドープＡ Ｑ Ｇ ａ Ａ ｓ層３が順次形成さ
れている。４はタングステンシリサイドから成る長さ０
．３μｍのゲート電極である。５はゲート電極４をマス
クにしてＳｉイオンを打込みその後活性化の熱処理を施
こし形成したソース・ドレイン領域の低抵抗層（ｎ十層
）、６はソース・ドレイン電極である。このＦＥＴでは
、ゲート電極４にかけるバイアスによってゲート電極４
下部のｎドープＧａＡｓ層２を流れる電流（ドレイン電
流）が制御される。一般に、Ａ Ｑ Ｇ ａ Ａ ｓは
ＧａＡｓより電子親和力が小さいため、ＡｌＧａＡｓ／
ＧａＡｓ界面では、伝導帯下端に不連続が生じ、ＧａＡ
ｓ中の伝導電子に対し障壁が形成される。
アンドープＡＱＧａＡｓのへテロ接合を用いたＦＥＴの
断面図を示す、アンドープＧ ａ Ａ ｓ層１上に厚さ
約１０００程度のｎ型ドープ（シリコン（Ｓｉ） 〜２
Ｘ１０”Ｃ１０−”）ＧａＡｓ層２．厚さ２００人程０
のアンドープＡ Ｑ Ｇ ａ Ａ ｓ層３が順次形成さ
れている。４はタングステンシリサイドから成る長さ０
．３μｍのゲート電極である。５はゲート電極４をマス
クにしてＳｉイオンを打込みその後活性化の熱処理を施
こし形成したソース・ドレイン領域の低抵抗層（ｎ十層
）、６はソース・ドレイン電極である。このＦＥＴでは
、ゲート電極４にかけるバイアスによってゲート電極４
下部のｎドープＧａＡｓ層２を流れる電流（ドレイン電
流）が制御される。一般に、Ａ Ｑ Ｇ ａ Ａ ｓは
ＧａＡｓより電子親和力が小さいため、ＡｌＧａＡｓ／
ＧａＡｓ界面では、伝導帯下端に不連続が生じ、ＧａＡ
ｓ中の伝導電子に対し障壁が形成される。
このためＧａＡｓ層２中の伝導電子のＡｌＧａＡｓ層３
中への侵入が小さく、またＡ Ｑ Ｇ ａ Ａ ｓ層３
は故意にドープされていないので、ゲート電圧を順方向
にかけた場合においてもＡＱＧａＡｓ層３中には伝導電
子はほとんど発生せず、電流は、 ＡｌＧａＡｓより高
い移動度を有するＧａＡｓ層２中にのみ発生する。
中への侵入が小さく、またＡ Ｑ Ｇ ａ Ａ ｓ層３
は故意にドープされていないので、ゲート電圧を順方向
にかけた場合においてもＡＱＧａＡｓ層３中には伝導電
子はほとんど発生せず、電流は、 ＡｌＧａＡｓより高
い移動度を有するＧａＡｓ層２中にのみ発生する。
第３図に他の従来例であるＡｌＧａＡｓ／ＧａＡｓ界面
の２次元素電子ガスを導電チャネルに用いた電界効果型
トランジスタ（ＨＥ Ｍ Ｔ ： Ｈｉｇｈ Ｅｌｅｃ
ｔｒｏｎＭｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の
断面図を示す。（例えばＮ、Ｃ，Ｃ１ｒｉｌｌｏ ｅｔ
ａｌ、、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ ５ｃ
ｉｅｎｃｅａｎｄ Ｔｅｃｈｎｏｌｏｇｙ、８３（６）
（１９８５）ｐ、１６８０）アンドープＧ ａ Ａ ｓ
Ｍ１上に厚さ２００人程０のｎ型ＡｌＧａＡｓ層３０
が形成され、その上のゲート電極４をマスクにしてＳｉ
イオンを打ち込みその後活性化の熱処理を施こしてソー
ス・ドレイン領域の低抵抗層（ｎ十領域）５が形成され
ている。６はソース・ドレイン電極である。このＦＥＴ
は、ｎ型ＡｌＧａＡｓ層３０から供給されたＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面の２次電子ガス
をゲート電極４で制御することにより動作する。
の２次元素電子ガスを導電チャネルに用いた電界効果型
トランジスタ（ＨＥ Ｍ Ｔ ： Ｈｉｇｈ Ｅｌｅｃ
ｔｒｏｎＭｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の
断面図を示す。（例えばＮ、Ｃ，Ｃ１ｒｉｌｌｏ ｅｔ
ａｌ、、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ ５ｃ
ｉｅｎｃｅａｎｄ Ｔｅｃｈｎｏｌｏｇｙ、８３（６）
（１９８５）ｐ、１６８０）アンドープＧ ａ Ａ ｓ
Ｍ１上に厚さ２００人程０のｎ型ＡｌＧａＡｓ層３０
が形成され、その上のゲート電極４をマスクにしてＳｉ
イオンを打ち込みその後活性化の熱処理を施こしてソー
ス・ドレイン領域の低抵抗層（ｎ十領域）５が形成され
ている。６はソース・ドレイン電極である。このＦＥＴ
は、ｎ型ＡｌＧａＡｓ層３０から供給されたＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面の２次電子ガス
をゲート電極４で制御することにより動作する。
ＦＥＴの相互コンダクタンス及びドレイン電流を大きく
するには、ソース抵抗を小さくする必要がある。相互コ
ンダクタンスｇｍとソース抵抗Ｒ８には次式のような関
係が成り立つ。
するには、ソース抵抗を小さくする必要がある。相互コ
ンダクタンスｇｍとソース抵抗Ｒ８には次式のような関
係が成り立つ。
１＋□
ｇｌＩｏ
ここでｇｍｏはＲｓ＝Ｏの場合のｇ、である。Ｒｓは一
般に次式で与えられる。
般に次式で与えられる。
Ｒｓ＝Ｒｃ＋Ｒ’ ｓ −（２）
Ｒａ＝ ｐ ５−Ｌｓ −（３
）Ｒｃ ：ｉ＝ ・・・（４）ただし、Ｒ’
ｓはソース・ゲート間のシリーズ抵抗、Ｒｅはソース電
極の接触抵抗であり、ρＳはソース領域のシート抵抗、
ρＣはソース電極の接触比抵抗、Ｌｓはソース・ゲート
電極間距離である。第２図及び第３図の断面図に示した
従来のＦＥＴでは、ソースはゲート電極をマスクにシリ
コン（Ｓｉ）イオンを打ち込んで形成したｎ中領域５に
よって導電チャネルであるｎ型Ｇ ａ Ａ ｓ層２或い
はＡ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面の
２次元電子がス層と電気的に接続している。この場合、
導電チャネルとソース電極の間に介在するＡｌＧａＡｓ
層中では、打ち込んだＳｉイオンが活性化し難く、また
Ａ １４ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面に
伝導帯下端の不連続があるため界面で高抵抗となり易い
。
Ｒａ＝ ｐ ５−Ｌｓ −（３
）Ｒｃ ：ｉ＝ ・・・（４）ただし、Ｒ’
ｓはソース・ゲート間のシリーズ抵抗、Ｒｅはソース電
極の接触抵抗であり、ρＳはソース領域のシート抵抗、
ρＣはソース電極の接触比抵抗、Ｌｓはソース・ゲート
電極間距離である。第２図及び第３図の断面図に示した
従来のＦＥＴでは、ソースはゲート電極をマスクにシリ
コン（Ｓｉ）イオンを打ち込んで形成したｎ中領域５に
よって導電チャネルであるｎ型Ｇ ａ Ａ ｓ層２或い
はＡ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面の
２次元電子がス層と電気的に接続している。この場合、
導電チャネルとソース電極の間に介在するＡｌＧａＡｓ
層中では、打ち込んだＳｉイオンが活性化し難く、また
Ａ １４ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ界面に
伝導帯下端の不連続があるため界面で高抵抗となり易い
。
さらにｎ中領域５の打込み深さをあまり大きくすると、
ｎドープＧａＡｓ層２の下部の基板に電流が流れ易くな
る問題があるため、ｎ中領域５の厚さは制限されてしま
う０以上より、通常ｎ十領域５のシート抵抗ρＳはあま
り小さくすることができず１通常は２００Ω／口程度で
ある。したがって式（２）、（３）、（４）より従来の
ＦＥＴではＲｓは約０．３４Ω”＋ｍとなる。ただしｐ
ｃ ＝ Ｉ Ｘ １０−ＢΩａｌ、Ｗ＝ｌＯｕｍ、Ｌｓ
＝１μｍ とした、このためｇｌＩｏが１０００ ｍ
ｓ ｌ ｍと高い場合でも実際のｇ、は式（１）より７
４０ ｍ ｓ ／ ｔｒｍと小さくなってしまう、この
ほか、第２図の従来のＦＥＴでは。
ｎドープＧａＡｓ層２の下部の基板に電流が流れ易くな
る問題があるため、ｎ中領域５の厚さは制限されてしま
う０以上より、通常ｎ十領域５のシート抵抗ρＳはあま
り小さくすることができず１通常は２００Ω／口程度で
ある。したがって式（２）、（３）、（４）より従来の
ＦＥＴではＲｓは約０．３４Ω”＋ｍとなる。ただしｐ
ｃ ＝ Ｉ Ｘ １０−ＢΩａｌ、Ｗ＝ｌＯｕｍ、Ｌｓ
＝１μｍ とした、このためｇｌＩｏが１０００ ｍ
ｓ ｌ ｍと高い場合でも実際のｇ、は式（１）より７
４０ ｍ ｓ ／ ｔｒｍと小さくなってしまう、この
ほか、第２図の従来のＦＥＴでは。
ｎ十領域を形成する際に打ち込んだＳｉを活性化する為
の高温（８００℃程度）の熱処理が必要となり、その際
、ｎ型Ｇ ａ Ａ ｓ層２が変成したり、ＡｌＧａＡｓ
／ Ｇ ａ Ａ ｓ界面やゲート電極／ＡｌＧａＡｓ界
面が劣化する問題があり、ばらつきの少ない良好な特性
を有するＦＥＴの作製が困難であった１本発明の目的は
、上記従来のＦＥＴの問題点を克服する新しいＦＥＴと
その製造方法を提供することにある。
の高温（８００℃程度）の熱処理が必要となり、その際
、ｎ型Ｇ ａ Ａ ｓ層２が変成したり、ＡｌＧａＡｓ
／ Ｇ ａ Ａ ｓ界面やゲート電極／ＡｌＧａＡｓ界
面が劣化する問題があり、ばらつきの少ない良好な特性
を有するＦＥＴの作製が困難であった１本発明の目的は
、上記従来のＦＥＴの問題点を克服する新しいＦＥＴと
その製造方法を提供することにある。
第１１図に本発明によるＦＥＴの断面構造を示す。本発
明の要点はアンドープＡ Ｑ Ｇ ａ Ａ ｓ層３をゲ
ート電極４の下部にのみ設け、ゲート電極下部を除くｎ
型Ｇ ａ Ａ ｓ層２直上にｎ生型Ｇ ａ Ａ ｓ層（
ｎ十層）７を設けたことにある。第１図のＦＥＴの製造
方法を第４図に示す、第４図（ａ）に示したようにアン
ドープＧａＡｓ層１上にｎ型ＧａＡＳ層２．アンドープ
ＡＱＧａＡｓ層３を順次成長する０次いで第４図（ｂ）
のようにアンドープＡ！ＧａＡｓ層３上に形成したゲー
ト電極４をマスクにしてゲート電極下部以外のアンドー
プＡ Ｑ Ｇ ａ Ａ ｓ層４を除去する０次いで第４
図（ｃ）のように選択成長法によりｎ十型ＧａＡｓ層７
をｎ型ＧａＡｓ層上に成長し、最後に第４図（ｄ）のご
とくｎ生型ＧａＡｓ層上にソース・ドレイン電極６を形
成する。
明の要点はアンドープＡ Ｑ Ｇ ａ Ａ ｓ層３をゲ
ート電極４の下部にのみ設け、ゲート電極下部を除くｎ
型Ｇ ａ Ａ ｓ層２直上にｎ生型Ｇ ａ Ａ ｓ層（
ｎ十層）７を設けたことにある。第１図のＦＥＴの製造
方法を第４図に示す、第４図（ａ）に示したようにアン
ドープＧａＡｓ層１上にｎ型ＧａＡＳ層２．アンドープ
ＡＱＧａＡｓ層３を順次成長する０次いで第４図（ｂ）
のようにアンドープＡ！ＧａＡｓ層３上に形成したゲー
ト電極４をマスクにしてゲート電極下部以外のアンドー
プＡ Ｑ Ｇ ａ Ａ ｓ層４を除去する０次いで第４
図（ｃ）のように選択成長法によりｎ十型ＧａＡｓ層７
をｎ型ＧａＡｓ層上に成長し、最後に第４図（ｄ）のご
とくｎ生型ＧａＡｓ層上にソース・ドレイン電極６を形
成する。
第１図に示した本発明によるＦＥＴでは導電チャネルで
あるｎ型Ｇ ａ Ａ ｓ層２とソース・ドレイン電極６
間にＡｆｌＧａＡｓ層が介在しないため、ｎ十層７の抵
抗率は第２図または第３図に示した従来の場合のｎ中領
域５に比べて小さくできる。
あるｎ型Ｇ ａ Ａ ｓ層２とソース・ドレイン電極６
間にＡｆｌＧａＡｓ層が介在しないため、ｎ十層７の抵
抗率は第２図または第３図に示した従来の場合のｎ中領
域５に比べて小さくできる。
さらにｎ十層の厚さに対し従来のような制限がないため
、十分厚くすることができる。従ってソース抵抗を従来
に比べ著しく小さくすることができる。また第４図に示
した本発明によるＦＥＴの製造方法に従えば、従来のよ
うな打ち込んだイオンを活性化する高温熱処理が不要な
ため、ｎ型Ｇ ａ Ａ ｓ ｙｆ４の劣化やＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ接合。
、十分厚くすることができる。従ってソース抵抗を従来
に比べ著しく小さくすることができる。また第４図に示
した本発明によるＦＥＴの製造方法に従えば、従来のよ
うな打ち込んだイオンを活性化する高温熱処理が不要な
ため、ｎ型Ｇ ａ Ａ ｓ ｙｆ４の劣化やＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ接合。
ゲート電極／ Ａ Ｑ Ｇ ａ Ａ ｓ接合の劣化がな
く、良好な特性のＡ子を再現性良く製造することができ
る。
く、良好な特性のＡ子を再現性良く製造することができ
る。
第１図及び第４図に示したｎ型Ｇ ａ Ａ ｓ Ｍ２は
アンドープ或いはｐ型Ｇ ａ Ａ ｓとしても良く、こ
の場合ＦＥＴのしきい値電圧がｎ型とした場合に比べ大
きくなる。またアンドープＧ ａ Ａ ｓ層１はｐ型Ｇ
ａ Ａ ｓ 、またはアンドープ或いはｐ型Ａ Ｑ
Ｇ ａ Ａ ｓとしても良く、この場合基板を流れる電
流を小さくできる。α線による動作不良をおさえられる
等の効果がある。
アンドープ或いはｐ型Ｇ ａ Ａ ｓとしても良く、こ
の場合ＦＥＴのしきい値電圧がｎ型とした場合に比べ大
きくなる。またアンドープＧ ａ Ａ ｓ層１はｐ型Ｇ
ａ Ａ ｓ 、またはアンドープ或いはｐ型Ａ Ｑ
Ｇ ａ Ａ ｓとしても良く、この場合基板を流れる電
流を小さくできる。α線による動作不良をおさえられる
等の効果がある。
また第１図において２をなくし、３をｎ型ＡＱＧ’ａＡ
ｓ層とし、Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ界面の２次電子ガスをチャネルに用いた場合について
も同様である。
ｓ層とし、Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ界面の２次電子ガスをチャネルに用いた場合について
も同様である。
また以上ではＡ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ系の化合物半導体へテロ接合を用いた場合を説明し
たがこのほかの材料、例えばＩ ｎ Ｐ ／ Ｉ ｎ
Ｇ ａ Ａ ｓ等を用いた場合も同様である。
ｓ系の化合物半導体へテロ接合を用いた場合を説明し
たがこのほかの材料、例えばＩ ｎ Ｐ ／ Ｉ ｎ
Ｇ ａ Ａ ｓ等を用いた場合も同様である。
本発明の一実施例を第４図（ａ）〜第４図（ｄ）を用い
て説明する。
て説明する。
まず第４図（ａ）のごとく、分子線エピタキシー法によ
って半絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓ層
１．膜厚１００人、２Ｘ１０五’Ｃａ１″″８シリコン
ドープＧ ａ Ａ ｓ層２．膜厚２００人のアンドープ
Ａ Ｑ Ｇ ａ Ａ ｓ層３を順次成長する１次いで長
さ０．３μｍのゲート電極４をアンドープＡＱＧａＡｓ
層３上に形成した後、第４図（ｂ）のように過酸化水素
中に塩酸を混合したエツチング液によってゲート電極４
をマスクにしてアンドープＡｆｌＧａＡｓ層３をエツチ
ング除去する。ゲート電極材料はタングステンシリサイ
ドとした。
って半絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓ層
１．膜厚１００人、２Ｘ１０五’Ｃａ１″″８シリコン
ドープＧ ａ Ａ ｓ層２．膜厚２００人のアンドープ
Ａ Ｑ Ｇ ａ Ａ ｓ層３を順次成長する１次いで長
さ０．３μｍのゲート電極４をアンドープＡＱＧａＡｓ
層３上に形成した後、第４図（ｂ）のように過酸化水素
中に塩酸を混合したエツチング液によってゲート電極４
をマスクにしてアンドープＡｆｌＧａＡｓ層３をエツチ
ング除去する。ゲート電極材料はタングステンシリサイ
ドとした。
次いで第４図（Ｃ）のように６００〜７００℃の有機金
属気相成長法によって膜厚〜４０００人。
属気相成長法によって膜厚〜４０００人。
〜１×１０１９ａ１１−８セレンドープｎ÷型ＧａＡｓ
層７をｎ型ＧａＡｓ層２上に選択的に成長する。最後に
、第４図（ｄ）のように、Ａ ｕ ／ Ｎ ｉ ／Ａｕ
Ｇ５によるソース・ドレイン電極６をｎ十型ＧａＡｓ層
７上に形成する。
層７をｎ型ＧａＡｓ層２上に選択的に成長する。最後に
、第４図（ｄ）のように、Ａ ｕ ／ Ｎ ｉ ／Ａｕ
Ｇ５によるソース・ドレイン電極６をｎ十型ＧａＡｓ層
７上に形成する。
本実施例によれば、ソース・ドレイン領域のｎ十層７が
導電チャネルと等しく Ｇ ａ Ａ ｓで形成されてお
り、またｎ十層７のｎ型不純物濃度、膜厚がいずれも大
きいため、シート抵抗ρＳは約３０Ω／口と小さい＊
ｐｃ ＝１ｘ１０−ｓΩｄとすれば式（２） 、 （３
） 、 （４）よりソース抵抗Ｒｓは０．０８５Ω・１
と従来にない小さい値となる。また本発明によるｎ生型
Ｇ ａ Ａ ｓ層の形成温度は約６００℃と低いため、
ｎ型ＧａＡｓ層２．ＡＱＧａＡｓ／Ｇ ａ Ａ ｓ界面
及びゲート電極／ Ａ Ｑ Ｇ ａ Ａ ｓ界面の劣化
がほとんどない、ＦＥＴの最大ｇ、は９００ｍ ｓ ／
ｒｔｘａと従来にない高い値が得られた。
導電チャネルと等しく Ｇ ａ Ａ ｓで形成されてお
り、またｎ十層７のｎ型不純物濃度、膜厚がいずれも大
きいため、シート抵抗ρＳは約３０Ω／口と小さい＊
ｐｃ ＝１ｘ１０−ｓΩｄとすれば式（２） 、 （３
） 、 （４）よりソース抵抗Ｒｓは０．０８５Ω・１
と従来にない小さい値となる。また本発明によるｎ生型
Ｇ ａ Ａ ｓ層の形成温度は約６００℃と低いため、
ｎ型ＧａＡｓ層２．ＡＱＧａＡｓ／Ｇ ａ Ａ ｓ界面
及びゲート電極／ Ａ Ｑ Ｇ ａ Ａ ｓ界面の劣化
がほとんどない、ＦＥＴの最大ｇ、は９００ｍ ｓ ／
ｒｔｘａと従来にない高い値が得られた。
本発明によれば、半導体へテロ接合を用いる電界効果型
トランジスタにおいて、ソース抵抗を極めて小さくする
ことができるので高速の電界効果型トランジスタが実現
できる。このほか従来に比べて低温で製造することかで
゛きるので、良好な特性の素子を再現性良く供給するこ
とができる。
トランジスタにおいて、ソース抵抗を極めて小さくする
ことができるので高速の電界効果型トランジスタが実現
できる。このほか従来に比べて低温で製造することかで
゛きるので、良好な特性の素子を再現性良く供給するこ
とができる。
第１図は本発明の一実施例の電界効果型トランジスタの
断面図、第２図および第３図は従来の電界効果型トラン
ジスタの断面図、第４図は本発明の一実施例の電界効果
型トランジスタの製造方法を示す断面図である。 １・・・アンドープＧ ａ Ａ ｓ層、２・・・ｎ型Ｇ
ａ Ａ ｓ層。 ３・・・アンドープＡＱＧａＡｓＪｌ、４・・・ゲート
電極。 ５・・・ｎ十領域、６・・・ソース・ドレイン電極、７
・・・￥Ｊ／ＥＪ 第 ２ （！］ 第 ３ 凹 第 ４ 因 （矢） （ｂ） （Ｃ）
断面図、第２図および第３図は従来の電界効果型トラン
ジスタの断面図、第４図は本発明の一実施例の電界効果
型トランジスタの製造方法を示す断面図である。 １・・・アンドープＧ ａ Ａ ｓ層、２・・・ｎ型Ｇ
ａ Ａ ｓ層。 ３・・・アンドープＡＱＧａＡｓＪｌ、４・・・ゲート
電極。 ５・・・ｎ十領域、６・・・ソース・ドレイン電極、７
・・・￥Ｊ／ＥＪ 第 ２ （！］ 第 ３ 凹 第 ４ 因 （矢） （ｂ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、第一の半導体上に第１の半導体より電子親和力の小
さい第二の半導体と電極からなる第一の半導体中或いは
第一の半導体と第二の半導体の界面を流れる電流の制御
手段を有する半導体装置において、該制御手段をはさん
で第一の半導体層上に設けられた電流供給手段の少なく
とも第二の半導体をはさむ部分が第一の半導体と主要組
成の等しい半導体からなることを特徴とする半導体装置
。 ２、第一の半導体上に第一の半導体より電子親和力の大
きい第二の半導体と電極からなる第一の半導体中或いは
第一の半導体と第二の半導体の界面を流れる電流の制御
手段を有する半導体装置の製造方法において、第一の半
導体上に第一の半導体より電子親和力の大きい第二の半
導体を形成する工程、第二の半導体上に所望のパターン
を有する電極を形成する工程、該電極をマスクにして第
二の半導体を除去する工程、しかる後に該電極側方の第
一の半導体上に第一の半導体と主要組成の等しい半導体
層を形成する工程を少なくとも有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318819A JP2765843B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318819A JP2765843B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161874A true JPH01161874A (ja) | 1989-06-26 |
| JP2765843B2 JP2765843B2 (ja) | 1998-06-18 |
Family
ID=18103301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318819A Expired - Fee Related JP2765843B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615749A (en) * | 1994-12-28 | 1997-04-01 | Toyota Jidosha Kabushiki Kaisha | Vehicle pedal device having mechanism for displacing pedal pad away from steering device upon application of external force to the vehicle |
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-
1987
- 1987-12-18 JP JP62318819A patent/JP2765843B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2765843B2 (ja) | 1998-06-18 |
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