JPH01149480A - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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- JPH01149480A JPH01149480A JP30823487A JP30823487A JPH01149480A JP H01149480 A JPH01149480 A JP H01149480A JP 30823487 A JP30823487 A JP 30823487A JP 30823487 A JP30823487 A JP 30823487A JP H01149480 A JPH01149480 A JP H01149480A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000010409 thin film Substances 0.000 title claims description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 30
- 230000000737 periodic effect Effects 0.000 claims abstract description 8
- 239000011521 glass Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 239000001257 hydrogen Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 71
- 239000010408 film Substances 0.000 description 16
- 239000007789 gas Substances 0.000 description 11
- 229910004205 SiNX Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 241000511976 Hoya Species 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、水素が添加された非晶質シリコンからなる半
導体層、非晶質性の絶縁層等からなる薄膜半導体素子に
関する。
導体層、非晶質性の絶縁層等からなる薄膜半導体素子に
関する。
近年、ガラス等の基板上に非晶質シリコン等の半導体層
、絶縁膜等を積層して形成される薄膜トランジスタ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ ）等の薄
膜半導体素子が実用化されている。この種の薄膜半導体
素子は、アクティブマトリックス型液晶デイスプレィの
駆動素子として好適である。アクティブマトリックス型
液晶デイスプレィでは、各画素夫々を独立駆動して表示
制御するので、各画素夫々を１００％近いデエーティ比
で駆動することができ、画素のコントラスト比が大きく
なるので美しい画面表示が可能である。そして特にアク
ティブマトリックス型液晶デイスプレィの駆動素子とし
て、大面積化が可能で低コストにて製作できるといつ利
点を有するアモルファスシリコン（ａ−５ｉ ）を使用
した薄膜トランジスタ（以下ａ−５ｉ ＴＰＴという）
が利用されている。
、絶縁膜等を積層して形成される薄膜トランジスタ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ ）等の薄
膜半導体素子が実用化されている。この種の薄膜半導体
素子は、アクティブマトリックス型液晶デイスプレィの
駆動素子として好適である。アクティブマトリックス型
液晶デイスプレィでは、各画素夫々を独立駆動して表示
制御するので、各画素夫々を１００％近いデエーティ比
で駆動することができ、画素のコントラスト比が大きく
なるので美しい画面表示が可能である。そして特にアク
ティブマトリックス型液晶デイスプレィの駆動素子とし
て、大面積化が可能で低コストにて製作できるといつ利
点を有するアモルファスシリコン（ａ−５ｉ ）を使用
した薄膜トランジスタ（以下ａ−５ｉ ＴＰＴという）
が利用されている。
第３図は、従来のａ−５ｉ ＴＦＴの１素子の断面構造
図であり、図中１００はガラス基板、１０１はガラス基
板１００上にパターン形成されたゲート電極を示す。ゲ
ート電極１０１表面を含んでガラス基板１００上面には
、窒化珪素（ＳｉＮｘ）または酸化珪素（ＳｉＯｘ）等
からなる絶縁膜１０４． ａ−Ｓｉ：Ｈ（水素原子が添
加された非晶質シリコン）半導体層１０５． ｎ” ａ
−３ｉ ：Ｈオーミックコンタクト層１０６がこの順に
積層形成されている。オーミックコンタクト層１０６は
中央部が欠除されており、この部分のａ−３ｉ： Ｈ半
導体層１０５上面には保護膜１０８が形成されている。
図であり、図中１００はガラス基板、１０１はガラス基
板１００上にパターン形成されたゲート電極を示す。ゲ
ート電極１０１表面を含んでガラス基板１００上面には
、窒化珪素（ＳｉＮｘ）または酸化珪素（ＳｉＯｘ）等
からなる絶縁膜１０４． ａ−Ｓｉ：Ｈ（水素原子が添
加された非晶質シリコン）半導体層１０５． ｎ” ａ
−３ｉ ：Ｈオーミックコンタクト層１０６がこの順に
積層形成されている。オーミックコンタクト層１０６は
中央部が欠除されており、この部分のａ−３ｉ： Ｈ半
導体層１０５上面には保護膜１０８が形成されている。
またオーミックコンタクト層１０６の上面には、適宜幅
のギャップ（このギャップ間に前記保護膜１０８が位置
している）を隔てて、Ｃｒ層１０７． ＡＩ層１０９
の積層体からなるドレイン電極１０３及びソース電極１
０２が形成されている。
のギャップ（このギャップ間に前記保護膜１０８が位置
している）を隔てて、Ｃｒ層１０７． ＡＩ層１０９
の積層体からなるドレイン電極１０３及びソース電極１
０２が形成されている。
ところで、ａ−３ｉ ＴＦＴの性能及び安定性の向上に
は半導体層となるａ−３ｉ及び絶縁層となるＳｉＮｘ膜
。
は半導体層となるａ−３ｉ及び絶縁層となるＳｉＮｘ膜
。
ＳｉＯｘ膜等の膜質または絶縁膜１０４と半導体層１０
５との界面特性が重要であることは勿論であるが、さら
に半導体層１０５、ソース及びドレイン電極１０２゜１
０３間のオーミックコンタクト層１０６も大きな影響を
及ぼすことが知られている。
５との界面特性が重要であることは勿論であるが、さら
に半導体層１０５、ソース及びドレイン電極１０２゜１
０３間のオーミックコンタクト層１０６も大きな影響を
及ぼすことが知られている。
第４図は、上述の如きａ−３ｉ：ＨＴＦＴのエネルギバ
ンド図であって、図中Ｅｃは伝導帯、 Ｉ！ｆはフェ
ルミ準位、 Ｅｖ は価電子帯を夫々示す。ａ−３ｉ
：１１半導体層１０５はｎ−形であるので、多数キャリ
アは電子（・）であり、ゲート電圧を正バイアスとする
と、ａ−３ｉ： Ｈに誘起された電子はソース。
ンド図であって、図中Ｅｃは伝導帯、 Ｉ！ｆはフェ
ルミ準位、 Ｅｖ は価電子帯を夫々示す。ａ−３ｉ
：１１半導体層１０５はｎ−形であるので、多数キャリ
アは電子（・）であり、ゲート電圧を正バイアスとする
と、ａ−３ｉ： Ｈに誘起された電子はソース。
ドレイン間の電界によって低抵抗のｎ” ａ−５ｉ：Ｈ
オーミックコンタクト層を経て、ソース又はドレイン電
極方向に流れる。反対に、ゲート電極が負バイアスにな
りチャンネル部に正孔（○）が誘起されても、正孔はｎ
” ａ−Ｓｉ： Ｈ層のポテンシャルバリア（φｓ）の
ために電極側に流れることができず、オフ電流は比較的
少ない。しかしゲート電圧を印加していない状態でも熱
的に励起された電子がソース、ドレイン間にオフ電流と
して若干流れるという問題点がある。
オーミックコンタクト層を経て、ソース又はドレイン電
極方向に流れる。反対に、ゲート電極が負バイアスにな
りチャンネル部に正孔（○）が誘起されても、正孔はｎ
” ａ−Ｓｉ： Ｈ層のポテンシャルバリア（φｓ）の
ために電極側に流れることができず、オフ電流は比較的
少ない。しかしゲート電圧を印加していない状態でも熱
的に励起された電子がソース、ドレイン間にオフ電流と
して若干流れるという問題点がある。
即ち、オフ電流（リーク電流）が大きいと、例えばＬＣ
Ｄにおいては、一定時間の間、液晶層に蓄積された信号
電荷を保持することが不可能となり、コントラスト比の
低下が顕著となってくる。
Ｄにおいては、一定時間の間、液晶層に蓄積された信号
電荷を保持することが不可能となり、コントラスト比の
低下が顕著となってくる。
本発明はこのような問題点を解決するためになされたも
のであって、オフ電流の少ない安定した特性が得られる
薄膜半導体素子の提供を目的とする。
のであって、オフ電流の少ない安定した特性が得られる
薄膜半導体素子の提供を目的とする。
本発明は、非晶質シリコンからなる半導体層上に８！層
形成されたオーミックコンタクト層を備えた薄膜半導体
素子において、前記非晶質シリコンの半導体層とオーミ
ックコンタクト層との界面に、周期律表■属の原子がド
ーピングされた非晶質シリコン層を介在させてなること
を特徴とする。
形成されたオーミックコンタクト層を備えた薄膜半導体
素子において、前記非晶質シリコンの半導体層とオーミ
ックコンタクト層との界面に、周期律表■属の原子がド
ーピングされた非晶質シリコン層を介在させてなること
を特徴とする。
本発明の薄膜半導体素子は、非晶質シリコンからなる半
導体層とオーミックコンタクト層との界面に介在された
周期律表■族元素がドーピングされた非晶質シリコン層
、即ちその伝導形がｉ形またはｐ−形の非晶質シリコン
半導体層がポテンシャルバリアを生じさせ、オフ電流の
発生を抑制する。
導体層とオーミックコンタクト層との界面に介在された
周期律表■族元素がドーピングされた非晶質シリコン層
、即ちその伝導形がｉ形またはｐ−形の非晶質シリコン
半導体層がポテンシャルバリアを生じさせ、オフ電流の
発生を抑制する。
以下、本発明をその実施例を示す図面に基づき詳述する
。第１図は本発明に係る薄膜半導体素子としての薄膜ト
ランジスタ（以下、ＴＦＴ ： ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ と略す）の断面構造図であっ
て、図中３００はガラス基板である。ガラス基板３００
上にはゲート電極３０１がパターニングされており、そ
の上部にはゲート電極３０１を覆って、例えば窒化珪素
（ＳｊＮｘ） ＋酸化珪素（ＳｉＯｘ）等からなる絶縁
層３０４が形成され、さらにその上部には水素を含む非
晶質シリコン（ａ−３ｉ： Ｈ）の半導体層３０５が形
成されている。この半導体層３０５上には、硼素（Ｂ）
等の周期律表■広原子がドーピングされたｉ ａ−５ｉ
： Ｈまたはｐ−ａ−３ｉ： Ｈ半導体層３１０が形成
され、その上にｎ” ａ−３ｉ： Ｈオーミックコンタ
クト層３０６が形成されている。さらに、ｎ” ａ−３
ｉ：Ｈオーミックコンタクト層３０６上面には、適宜幅
のギャップを隔てて、下層から順にＣｒ層３０７゜ＡＩ
屑３０９の積層体からなるソース電極３０２及びドレイ
ン電極３０３が形成されている。また、前記ｉａ−３ｉ
： Ｈまたはｐ ａ−３ｉ： １１半導体層３１０及
びオーミックコンタクト層３０６は、これらソース、ド
レイン電極３０２，３０３間のギャップ相当部分が欠除
されており、この欠除された部分は、保護膜３０８によ
って覆われて外界から遮断され、外部からの不純物イオ
ンあるいは湿気等から保護されている。
。第１図は本発明に係る薄膜半導体素子としての薄膜ト
ランジスタ（以下、ＴＦＴ ： ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ と略す）の断面構造図であっ
て、図中３００はガラス基板である。ガラス基板３００
上にはゲート電極３０１がパターニングされており、そ
の上部にはゲート電極３０１を覆って、例えば窒化珪素
（ＳｊＮｘ） ＋酸化珪素（ＳｉＯｘ）等からなる絶縁
層３０４が形成され、さらにその上部には水素を含む非
晶質シリコン（ａ−３ｉ： Ｈ）の半導体層３０５が形
成されている。この半導体層３０５上には、硼素（Ｂ）
等の周期律表■広原子がドーピングされたｉ ａ−５ｉ
： Ｈまたはｐ−ａ−３ｉ： Ｈ半導体層３１０が形成
され、その上にｎ” ａ−３ｉ： Ｈオーミックコンタ
クト層３０６が形成されている。さらに、ｎ” ａ−３
ｉ：Ｈオーミックコンタクト層３０６上面には、適宜幅
のギャップを隔てて、下層から順にＣｒ層３０７゜ＡＩ
屑３０９の積層体からなるソース電極３０２及びドレイ
ン電極３０３が形成されている。また、前記ｉａ−３ｉ
： Ｈまたはｐ ａ−３ｉ： １１半導体層３１０及
びオーミックコンタクト層３０６は、これらソース、ド
レイン電極３０２，３０３間のギャップ相当部分が欠除
されており、この欠除された部分は、保護膜３０８によ
って覆われて外界から遮断され、外部からの不純物イオ
ンあるいは湿気等から保護されている。
次に、上述の如き薄膜半導体素子の製造方法につき具体
的に説明する。十分に洗浄されたガラス、例えば５イン
チφのＨＯＹＡ ＮＡ−４０ガラスを基板３００として
、エツチング加工によりゲートの幅８μ幅を有するＣｒ
のゲート電極層３０１を形成する。
的に説明する。十分に洗浄されたガラス、例えば５イン
チφのＨＯＹＡ ＮＡ−４０ガラスを基板３００として
、エツチング加工によりゲートの幅８μ幅を有するＣｒ
のゲート電極層３０１を形成する。
さらに、上述の如くゲート電極層３０１が形成されたガ
ラス基板３００をプラズマＣＶＤ （図示省略する）内
の支持台上に載置し、拡散ポンプにより反応容器内を真
空に引くとともに、ガラス基板３００の加熱を開始し、
その温度が３００℃に安定するように調節する。
ラス基板３００をプラズマＣＶＤ （図示省略する）内
の支持台上に載置し、拡散ポンプにより反応容器内を真
空に引くとともに、ガラス基板３００の加熱を開始し、
その温度が３００℃に安定するように調節する。
そして反応容器内の真空度が５ Ｘ １Ｏ−７Ｔｏｒｒ
以下に低下した時点で拡散ポンプが接続されているバル
フヲ閉鎖し、マスフローコントローラにより反応容器内
に１００χモノシランガスを１Ｑｓｃｃｓ＋、アンモニ
アガスを３０ｓｃＣｗ、チッソガスを６０ｓｅｃｍ導入
し、その後メカニカルブースタポンプにより反応容器内
から排気し、反応容器内の圧力が０．５Ｔｏｒｒに維持
されるようにバルブ開度を調節した。
以下に低下した時点で拡散ポンプが接続されているバル
フヲ閉鎖し、マスフローコントローラにより反応容器内
に１００χモノシランガスを１Ｑｓｃｃｓ＋、アンモニ
アガスを３０ｓｃＣｗ、チッソガスを６０ｓｅｃｍ導入
し、その後メカニカルブースタポンプにより反応容器内
から排気し、反応容器内の圧力が０．５Ｔｏｒｒに維持
されるようにバルブ開度を調節した。
上述の状態にガス流量及び反応容器内圧力が安定した状
態で５分経過後、マツチングユニットを調節しつつＲＦ
電源をオンにしてＲＦ主電極の給電を開始し、これによ
りＲＦ主電極らグロー放電を生ぜしめ、ＲＦパワーを５
０Ｗに維持して１２分間に亙って絶縁層３０４としての
ＳｉＮｘ膜を１ｉＲ層させた。
態で５分経過後、マツチングユニットを調節しつつＲＦ
電源をオンにしてＲＦ主電極の給電を開始し、これによ
りＲＦ主電極らグロー放電を生ぜしめ、ＲＦパワーを５
０Ｗに維持して１２分間に亙って絶縁層３０４としての
ＳｉＮｘ膜を１ｉＲ層させた。
次に、反応容器内を真空排気してその真空度を５ Ｘ
１Ｏ−７Ｔｏｒｒ以下に下げる。その後、バルブを閉鎖
して反応容器内に原料ガスとしてシランガスをｌＱｓｃ
ｃｍ導入し、反応容器内圧力が０．２ Ｔｏｒｒとなる
ように調節した。そして、５分後にＲＦパワーを１５０
Ｗとして１０分間ａ−５ｉ：Ｈ半導体層の成膜を行った
。
１Ｏ−７Ｔｏｒｒ以下に下げる。その後、バルブを閉鎖
して反応容器内に原料ガスとしてシランガスをｌＱｓｃ
ｃｍ導入し、反応容器内圧力が０．２ Ｔｏｒｒとなる
ように調節した。そして、５分後にＲＦパワーを１５０
Ｗとして１０分間ａ−５ｉ：Ｈ半導体層の成膜を行った
。
このａ−５ｉ：Ｉｔ半導体層の成膜後、モノシランガス
の流量を１０ｓｅｃ…、アンモニアガスの流量を３０５
ＣＣＩｌ＋ チッソガスの流量を６０ｓｅｃｍ、反応容
器内の圧力を０．５ Ｔｏｒｒにそれぞれ調節して維持
し、５分後にガス流量と反応容器内の圧力が安定した時
点でＲＦ電源をオンにして５０ＷのＩＩＦパワーにて６
分間に亙って保護層３０８となるべきＳｉＮｘ層の成膜
を行った。
の流量を１０ｓｅｃ…、アンモニアガスの流量を３０５
ＣＣＩｌ＋ チッソガスの流量を６０ｓｅｃｍ、反応容
器内の圧力を０．５ Ｔｏｒｒにそれぞれ調節して維持
し、５分後にガス流量と反応容器内の圧力が安定した時
点でＲＦ電源をオンにして５０ＷのＩＩＦパワーにて６
分間に亙って保護層３０８となるべきＳｉＮｘ層の成膜
を行った。
その後ＲＦ主電源オフにし、ガス導入部のバルブを閉鎖
して原料ガスの導入を停止し、メカニカルブースタポン
プを全開にして反応容器内を排気し、ガラス基板３００
の温度が５０℃以下になった時点でメカニカルブースタ
ポンプを全開にして反応容器を開放してガラス基板３０
０を反応容器から取り出した。
して原料ガスの導入を停止し、メカニカルブースタポン
プを全開にして反応容器内を排気し、ガラス基板３００
の温度が５０℃以下になった時点でメカニカルブースタ
ポンプを全開にして反応容器を開放してガラス基板３０
０を反応容器から取り出した。
以上のようにして積層形成されたＮ膜各層の特性はそれ
ぞれ以下の通りであった。
ぞれ以下の通りであった。
絶縁層３０４であるＳｉＮｘ層は屈折率が１．９５．膜
厚が２５００人、光学的バンドギャップが４．２ｅＶで
あった。
厚が２５００人、光学的バンドギャップが４．２ｅＶで
あった。
ａ−Ｓｉ：ＩＩ半導体層３０５であるａ−５ｉ：８層は
暗比抵抗が９ Ｘ １０９Ω・備、活性化エネルギが０
．７２ｅＶ。
暗比抵抗が９ Ｘ １０９Ω・備、活性化エネルギが０
．７２ｅＶ。
光学的バンドギャップが１．７５ｅＶであった。
また、保護Ｊｆｆ３０ＢとなるべきＳｉＮｘ層は屈折率
が１．９５．膜厚が１５００人、光学的バンドギャップ
が４．２ ｅＶであった。
が１．９５．膜厚が１５００人、光学的バンドギャップ
が４．２ ｅＶであった。
以上のようにして、ゲート電極層３０１が形成されてい
るガラス基板３００上にプラズマＣｖＯ法により絶縁層
３０４としてのＳｉＮｘ層、ａ−５ｉ：Ｈ半導体層３０
５としてのａ−５ｉｓＨ層及び保護層３０８となるべき
ＳｉＮｘ層をそれぞれ積層形成して成膜した後、リソグ
ラフィによりＣｒ層、 Ａ１層を積層してなるソース電
極３０２及びドレイン電極３０３を形成する。
るガラス基板３００上にプラズマＣｖＯ法により絶縁層
３０４としてのＳｉＮｘ層、ａ−５ｉ：Ｈ半導体層３０
５としてのａ−５ｉｓＨ層及び保護層３０８となるべき
ＳｉＮｘ層をそれぞれ積層形成して成膜した後、リソグ
ラフィによりＣｒ層、 Ａ１層を積層してなるソース電
極３０２及びドレイン電極３０３を形成する。
具体的には、保護層３０８となるべきＳｉＮｘ層を覆っ
て塗布されたレジストのソース電極３０２及びドレイン
電極３０３に相当する部分を、露光１ｇＡ像により取り
去った後にＢＨＦ液を用いて表面のＳｉＮｘ層を、保護
層３０８として使用されるべき部分のみを残してエツチ
ングにて除去する。
て塗布されたレジストのソース電極３０２及びドレイン
電極３０３に相当する部分を、露光１ｇＡ像により取り
去った後にＢＨＦ液を用いて表面のＳｉＮｘ層を、保護
層３０８として使用されるべき部分のみを残してエツチ
ングにて除去する。
以上の処理が済んだ後、再度ガラス基板３００をプラズ
マＣＶＯ内へ入れて支持台上に載置し、本発明の特徴た
る周期律表■族元素をドーピングしたｉ ａ−５ｉ：Ｈ
またはｐ−ａ−３ｉ：Ｉｆ 半導体層３１０の積層を
行った。
マＣＶＯ内へ入れて支持台上に載置し、本発明の特徴た
る周期律表■族元素をドーピングしたｉ ａ−５ｉ：Ｈ
またはｐ−ａ−３ｉ：Ｉｆ 半導体層３１０の積層を
行った。
この際のモノシラン及び１００ｐｐ＋ｍ Ｈ２ベースジ
ボランガス流量は共に２０ｓｅｃ積、ＲＦパワーは５０
Ｗ 。
ボランガス流量は共に２０ｓｅｃ積、ＲＦパワーは５０
Ｗ 。
反応容器内圧力は０．２０ Ｔｏｒｒであった。
このようにして形成されたｉまたはｐ−形のａ−Ｓｉ：
ｌ１層３０６の膜特性は、膜厚は４００人、暗比抵抗が
３ Ｘ １０”Ω・（至）、活性化エネルギが０．８ｅ
Ｖであった。
ｌ１層３０６の膜特性は、膜厚は４００人、暗比抵抗が
３ Ｘ １０”Ω・（至）、活性化エネルギが０．８ｅ
Ｖであった。
さらに、このｉまたはｐ形のａ−Ｓｉ：ＩＩ半導体層３
１０上に、モノシラン及びホスフィンガスを原料ガスと
するｎ” ａ−３ｉ：Ｈオーミックコンタクト層３０６
を積層形成する。
１０上に、モノシラン及びホスフィンガスを原料ガスと
するｎ” ａ−３ｉ：Ｈオーミックコンタクト層３０６
を積層形成する。
この後、ガラス基板３００を反応容器から取り出し、真
空蒸着によりＣｒを５００人の厚さで蒸着し、リフトオ
フエツチングによりレジストを除去した。
空蒸着によりＣｒを５００人の厚さで蒸着し、リフトオ
フエツチングによりレジストを除去した。
次に、再び真空蒸着によりＡＩを１μｍの厚さで蒸着し
、フォトリソグラフィ加工により余分なＡＩを除去し、
ソース及びドレイン電極３０２．３０３を形成してａ−
５ｔ ＴＦＴを製造した。
、フォトリソグラフィ加工により余分なＡＩを除去し、
ソース及びドレイン電極３０２．３０３を形成してａ−
５ｔ ＴＦＴを製造した。
以上のようにして製造された本発明のＴＰＴにおいてゲ
ート電圧をＯｖ、ドレイン電圧を＋５ｖとした場合のオ
フ電流は室温で３．２ Ｘ １０−１３ Ａと、従来の
ａ−Ｓｉ ＴＦＴのそれより１桁近く低くなっている。
ート電圧をＯｖ、ドレイン電圧を＋５ｖとした場合のオ
フ電流は室温で３．２ Ｘ １０−１３ Ａと、従来の
ａ−Ｓｉ ＴＦＴのそれより１桁近く低くなっている。
第２図は、本発明に係るａ−３ｉ ＴＰＴのエネルギバ
ンド図であって、図中Ｅｃは伝導帯、 Ｅｆはフェル
ミ準位、 Ｅｖは価電子帯を示し、また・が電子、○
が正孔を示しており、ａ−５ｉ： Ｈ半導体層とｎ”
ａ−Ｓｉ： Ｉｆオーミックコンタクト層との間に介在
されたｉまたはｐ−形のａ−５ｔ： Ｈ半導体層により
ポテンシャルバリア（φＢ”）が生じる。
ンド図であって、図中Ｅｃは伝導帯、 Ｅｆはフェル
ミ準位、 Ｅｖは価電子帯を示し、また・が電子、○
が正孔を示しており、ａ−５ｉ： Ｈ半導体層とｎ”
ａ−Ｓｉ： Ｉｆオーミックコンタクト層との間に介在
されたｉまたはｐ−形のａ−５ｔ： Ｈ半導体層により
ポテンシャルバリア（φＢ”）が生じる。
室温付近での熱エネルギは約０．０３ｅＶであるから、
φ８′をドーピング量を制御して０．０３ｅＶ以上にす
れば、ゲート電圧Ｏｖ近傍で電極へ流れこむ電子（オフ
電流）は減少する。
φ８′をドーピング量を制御して０．０３ｅＶ以上にす
れば、ゲート電圧Ｏｖ近傍で電極へ流れこむ電子（オフ
電流）は減少する。
また、ゲート電圧を正バイアスにし、トランジスタがオ
ンになった際の電子の走行性は、φＢ′が０．３ｅＶ以
下と小さく、さらに、ｉまたはｐ形のａ−５ｉ： Ｈの
膜厚が１０００人程度以下であれば 、ソース、ドレイ
ン電極間の電界によって電子は容易にφ８゛のポテンシ
ャルバリアを乗り越えるまたはトンネルするので、電流
の損失は殆どない。
ンになった際の電子の走行性は、φＢ′が０．３ｅＶ以
下と小さく、さらに、ｉまたはｐ形のａ−５ｉ： Ｈの
膜厚が１０００人程度以下であれば 、ソース、ドレイ
ン電極間の電界によって電子は容易にφ８゛のポテンシ
ャルバリアを乗り越えるまたはトンネルするので、電流
の損失は殆どない。
本発明の￥Ｗｌ！ｉ半導体素子は、発生するオフ電流を
３．２ Ｘ １０−１３ Ａと従来のそれより１桁近く
低く抑え、例えばこの素子を駆動回路に使用した液晶デ
イスプレィではコントラスト比の高い良好な表示特性が
得られるという優れた効果を奏する。
３．２ Ｘ １０−１３ Ａと従来のそれより１桁近く
低く抑え、例えばこの素子を駆動回路に使用した液晶デ
イスプレィではコントラスト比の高い良好な表示特性が
得られるという優れた効果を奏する。
第１図は本発明に係るａ−３ｉ ＴＦＴの構造を示す断
面図、第２図はそのエネルギバンド図、第３図は従来の
ａ−５ｉ ＴＦＴの構造を示す断面図、第４図はそのエ
ネルギバンド図である。 ３０１・・・ゲート電極層 ３０２・・・ソース電極３
０３・・・ドレイン電極 ３０４・・・絶縁層３０５・
・・ａ−５ｔ：Ｈ半導体層 ３０６・・・オーミックコ
ンタクト層 ３０８・・・保護層 ３１０ ・ｔまたはｐ−ａ−３ｉ：Ｈ半導体層代理人
弁理士 河 野 登 夫ｉａ−５ｉ：Ｈ Ｔ ２ 図 ＋０２ １０８ １０３簗
３ 図 第 ４ 図
面図、第２図はそのエネルギバンド図、第３図は従来の
ａ−５ｉ ＴＦＴの構造を示す断面図、第４図はそのエ
ネルギバンド図である。 ３０１・・・ゲート電極層 ３０２・・・ソース電極３
０３・・・ドレイン電極 ３０４・・・絶縁層３０５・
・・ａ−５ｔ：Ｈ半導体層 ３０６・・・オーミックコ
ンタクト層 ３０８・・・保護層 ３１０ ・ｔまたはｐ−ａ−３ｉ：Ｈ半導体層代理人
弁理士 河 野 登 夫ｉａ−５ｉ：Ｈ Ｔ ２ 図 ＋０２ １０８ １０３簗
３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、非晶質シリコンからなる半導体層上に積層形成され
たオーミックコンタクト層を備えた薄膜半導体素子にお
いて、 前記非晶質シリコンの半導体層とオーミッ クコンタクト層との界面に、周期律表III属の原子がド
ーピングされた非晶質シリコン層を介在させてなること
を特徴とする薄膜半導体素子。 ２、前記周期律表III属の原子がドーピングされた非晶
質シリコン層の伝導形がｉ形またはｐ＾−形である特許
請求の範囲第１項記載の薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30823487A JPH01149480A (ja) | 1987-12-04 | 1987-12-04 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30823487A JPH01149480A (ja) | 1987-12-04 | 1987-12-04 | 薄膜半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149480A true JPH01149480A (ja) | 1989-06-12 |
Family
ID=17978547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30823487A Pending JPH01149480A (ja) | 1987-12-04 | 1987-12-04 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149480A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225037A (ja) * | 1988-07-13 | 1990-01-26 | Seikosha Co Ltd | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 |
| US6600196B2 (en) | 2000-01-13 | 2003-07-29 | International Business Machines Corporation | Thin film transistor, and manufacturing method thereof |
| JP2010199116A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 薄膜トランジスタ、その製造方法、表示装置、及び半導体装置 |
-
1987
- 1987-12-04 JP JP30823487A patent/JPH01149480A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225037A (ja) * | 1988-07-13 | 1990-01-26 | Seikosha Co Ltd | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 |
| US6600196B2 (en) | 2000-01-13 | 2003-07-29 | International Business Machines Corporation | Thin film transistor, and manufacturing method thereof |
| JP2010199116A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 薄膜トランジスタ、その製造方法、表示装置、及び半導体装置 |
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