JPH01148088A - 速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は回転体の回転速度が所望の値となるように制御
する速度制御装置に関するものである。

従来の技術 近年、回転体に連結されて回転速度に応じた周波数を有
する出力信号を発生する速度発電機を利用する速度制御
装置が主流を占めてきた。

速度発電機が発生する信号（ＦＣ信号）の周期を計測し
て、速度制御を行なう。ＦＧ偽信号周期を検出し、その
周期とあらかじめ設定されている基準の周期と演算し、
その演算結果に基づいて誤差を算出して、モータの回転
数を制御する。起動時などはＦＣ信号が入力されないの
で、制御装置内部で、ＦＣ信号が入力されなくても正常
な制御出力を出力するようにしておかなければならない
。

従来は、ＦＣ周期の計測が単独のカウンタで行なってお
り、カウンタがオーバーフローしたときがＦＧ偽信号人
力されていないときと判断して、最加速する誤差出力を
出力していた。たとえば、橋本他ｒＶＴＲの信号処理お
よび制御用ＩＣＪナシジナル　テクニカル　レポート（
ＮａｔｉｏｎａｔＴｅｃｈ、　Ｒｅｐｔ、）２８．　Ｎ
ａ３．　　ｐｌ　８１　　（１９８２Ｊｕｎｅ　）　ｍ
また巡回型カウンタを用いて、マイクロコンピュータで
処理するときには、タイマ割り込みを用いて、巡回型カ
ウンタとは別に処理を行なっていた。

発明が解決しようとする問題点 しかしながら、従来のようにＦＧ信号１つの処理に単独
のカウンタを用いて速度制御を行なう方法だとＦＣ信号
が複数個あるシステムなどでは回路規模が大きくなる。

また、巡回型カウンタとマイクロコンピュータを用いる
方法では、タイマ割り込みを使うため、ハードウェアの
規模が大きくなるという問題点を有していた。また、マ
イクロコンピュータを用いる場合には、割り込みの優先
順位の決定が大きな問題となっていた。

本発明は上記問題点に鑑み、巡回型カウンタとマイクロ
コンピュータを用いて、割り込みなどを用いないで、モ
ータ起動時などＦＧ倍信号入力されないときでも、正常
に制御信号を出力する速度制御装置を提供するものであ
る。

問題点を解決するための手段 上記問題点を解決するために本発明の速度制御装置は、
基準クロック信号を計数する巡回型カウンタと、回転体
の速度情報を有する信号のエツジが到来するごとに前記
巡回型カウンタの計数値を格納する第１のメモリ手段と
、前記計数値から誤差出力を算出する演算器と、前記誤
差出力に基づいて前記回転体に駆動電力を供給する駆動
手段と、前記計数値より前記速度情報を有する信号の次
のエツジが本来到来すべき計数値よりさらに遅れ前記誤
差出力を最大加速レベルにする計数値を前記演算器で算
出し、その算出結果を格納する第２のメモリ手段と、前
記速度情報を有する信号のエツジが到来するまで前記巡
回型カウンタの計数値と前記第２のメモリ手段に格納さ
れた値とを比較して前記巡回型カウンタの計数値が前記
第２のメモリ手段に格納された値を越えたときに最大加
速レベルを出力する出力補正手段を具備することを特徴
とするものである。

作用 本発明では、前記した構成によって、モータの起動時な
どＦＣ信号が入力されないときでも、正常な制御信号を
出力することができ、また、割り込みなどを用いないで
モータの速度制御を正しく行なうことができる。

実施例 ・　以下、本発明の一実施例の速度制御装置について第
１図を参照しながら説明する。

第１図は本発明による速度制御装置にマイクロプロセッ
サを用いた場合の一実施例である。

第１図の１はモータであり、２はモータに取り付けられ
た速度発電機である。３は速度発電機の出力を増幅し波
形整形する増幅器である。４は増幅器３により波形整形
された信号（ＦＣ信号）のエツジが到来するごとにフラ
グがセットされるフラグレジスタである。フラグレジス
タ４の出力はデータバス８　（後述）に接続さている。

５は基準クロックが入力されるクロック入力端子である
。

６はクロック入力端子５より入力される基準クロックを
計数する巡回型カウンタであり、その出力はデータバス
８（後述）に接続されている。７はラッチであり、増幅
器３により波形整形された信号のエツジが到来するごと
に巡回型カウンタ６の計数値を取り込む、また、ランチ
７の出力はデータバス８（後述）に接続されている。８
はデータバスであり、フラグレジスタ４、巡回型カウン
タ６、ラッチ７、ＲＯＭ（リードオンリーメモリ）９　
（後述）　、ＲＡＭ　＜ランダムアクセスメモリ）１０
（後述）、演算器１１　（後述）　、Ｄ／Ａ変換器１２
（後述）に接続されている。９はＲＯＭであり、ＦＧ倍
信号基準周期と、誤差出力の制限値を記憶している。ｌ
ＯはＲＡＭであり、ラッチ７の値が格納されたり、誤差
出力を算出するのに必要なデータを格納したりする。１
１は演算器であり、誤差出力の算出などすべての演算を
行なう。

１２はＤ／Ａ　（ディジタル／アナログ）変換器であり
、演算器１１により算出されたディジタル値がデータバ
ス８を介して入力され、そのディジタル値をアナログ出
力変換する。１３はパワーアンプであり、Ｄ／Ａ変換器
１２のアナログ出力を増幅し、モータ１に電力を供給す
る。

以上のように構成された速度制御装置について第２図の
フローチャートを参照しながらその動作について説明す
る。

モータｌが回転するとそれに連結されている速度発電機
２よりＦＧ倍信号出力され、増幅器３により増幅、波形
整形されて、フラグレジスタ４、ラッチ７に入力される
。第２図のフローチャートの処理ブロック２０１では、
フラグレジスタ４にＦＣ信号が入力されたかどうかを判
断しており、ＦＣ信号が入力されたとき、すなわちフラ
グレジスタ４の値が°Ｈ゛の時には、是となり処理ブロ
ック２０２へと進む。処理ブロック２０２ではまずフラ
グレジスタ４をリセットし、ラッチ７の値（これをＭＥ
Ｍ　１とする。）をＲＡＭｌ０に取り込む。ラッチ７の
値は、ＦＧ倍信号入力されたときの巡回型カウンタ６の
カウント値である０次に処理ブロック２０３では前回の
ＦＧが入力された時点で計算された値（これをＲＥＦ　
１とする。）をブランチ２０２でＲＡＭｌ０に取り込ん
だ値ＭＥＭ１から減算し速度誤差（これをＤＥＬ、ＴＡ
とする。）を求める。ここでＲＥＦ　１の値はモータ１
の基準となる周期の値ＲＥＦに誤差出力が最小となる値
を加えた値（これをαとする。）であり、後述する処理
ブロック２０８で処理される。

すなわち、ＲＥＦ　１の値はモータｌの回転が遅くなり
、最大加速の誤差出力を出力し始めるＦＣ信号の周期で
ある。したがって、ＤＥＬＴＡの値は本来の誤差出力の
値よりαだけ小さい値となっている。ここで巡回型カウ
ンタ６はダウンカウンタとして扱っている。

次に、処理ブロック２０４に処理が移り、ＤＥＬＴＡの
値が０″より小さいかどうかを判断する。ＤＥＬＴＡが
Ｏ°より大きいければ処理ブロック２０５に進む。処理
ブロック２０４でＤＥＬＴＡ　’０°より小さくなって
いれば、ＦＧ倍信号周期の許容最長周期より長くなって
いると判断し、処理ブロック２０９に進み、モータ１を
加速させる誤差出力を出力する処理を行なう。

処理ブロック２０５ではＤＥＬＴＡがＤ／Ａ変換レンジ
（ＲＡＭＧＥ）を越えているかどうかの判断を行ない、
範囲内であれば処理ブロック２０６に進む。また、範囲
を越えていれば処理ブロック２１０に進み、モータ１を
減速させる誤差出力を出力する処理を行なう。

処理ブロック２０６では演算器１１を用いてＤＥＬＴＡ
からαを減算して速度誤差を算出し、その算出結果にゲ
イン（第２図ではＧと表示している。）をかけて誤差出
力を算出している。

次に、処理ブロック２０７では、処理ブロック２０６で
算出した値をＤ／Ａ変換器へ出力して、次の処理ブロッ
ク２０８へ進む。

処理ブロック２０８では、次のＦＧ倍信号入力に向けて
の準備を行なっている。すなわち、今回のＦＧ倍信号入
力された時点の巡回型カウンタ６の値を基に次のＦＧ倍
信号基準値どうりに入力されるべき巡回型カウンタ６の
カウント値を計算し、さらにＦＣ信号が遅れて誤差出力
を最加速にする値を減算してＲＡＭｌ０のＲＥＦ　１に
格納する。

すなわちＴｌ１式のようになる。

ＲＥＦ　１　＝ＭＥＭ１−ＲＥＦ−α　　・旧・四）こ
こで、ＲＥＦ、　αはＲＯＭ９に格納されている。

処理ブロック２０８で一連の処理が終了し、次の処理へ
と進んでいく。

処理ブロック２０１においてＦＣ信号が入力されていな
いとき、すなわちレジスタフラグ４がセットされていな
いときには処理は処理ブロック２１１に移る。

処理ブロック２１１では巡回型カウンタ６の値をダイレ
クトに読み込み、ＲＡＭ１０のＣ０ＵＮＴのエリアに格
納する。

処理ブロック２１２では処理する時点でのモータｌの回
転速度が最加速すべき速度以下になっているかどうかの
チエツクを行なう。すなわち、巡回型カウンタ６のカウ
ント値Ｃ０ＵＮＴとＲＡＭ１０に格納されているＲＥＦ
　ｌの値の大小比較を行なっている。

巡回型カウンタ６のカウント値Ｃ０ＵＮＴがＲＡＭｌ０
に格納されているＲＥＦ　１の値より小さくなっていれ
ば、ＦＣ信号の到来が最も遅い制限の値すなわちＦＧ傷
信号最長周期を超えてしまっていることになり、処理ブ
ロック２１３．２１４に進んで最加速の誤差出力をＤ／
Ａ変換器１２に出力し処理を終了する。

巡回型カウンタ６のカウント値Ｃ０ＵＮＴがＲＡＭｌ０
に格納されているＲＥＦ　１の値より大きければ、ＦＣ
信号の到来が最も遅い制限の値を越えていないというこ
となのでなにも処理を行なわずに終了する。

モータ１が設定速度で回転してるときには、処理ブロッ
ク２０１，２１１．２１２の処理を行なって処理ブロッ
ク２１２から何も処理を行なわずに終了する。すなわち
、処理ブロック２０１゜２１１．２１２はＦＣ信号が到
来しないときにはいつも処理を行なっており、もし第２
図に示した処理以外の処理があるときには、処理ブロッ
ク２０１．２１１，２１２の処理はできるだけ速（終了
するほうが良い。そのために、演算などは行なわずに比
較動作１回だけで処理が終了するように、処理ブロック
２０８でＲＥＦ　１を求めている。

ＲＥＦ　１を処理ブロック２０８で求めるようにしてい
るのでＦＣ信号が到来するごとに１回計算されるだけで
ある。

第３図（ａｌ、　（ｂｌ、　（Ｃ１にＦＣ信号と巡回型
カウンタ６のカウント値とＤ／Ａ変換器１２の出力の関
係を示す。

第３図（ａｌはＦＣ信号波形であり、山）は巡回型カウ
ンタ６のカウント値の波形であり、制御可能範囲（傾斜
区間）以外はリミットしている。（Ｃ）はＤ／Ａ変換器
１２の出力信号波形である０時刻ｔｌ、ｔ２ではＦＣ信
号は基準周期どうりに到来しているので巡回型カウンタ
６のカウント値は、傾斜区間の中心値となっている。し
たがって、Ｄ／Ａ変換器１２の出力信号もＤ／Ａ変換出
力の中心値となる。

次に、時刻ｔ３ではＦＣ信号が入力されていないにも関
わらず、Ｄ／Ａ変換器１２の出力が変化し、最小出力す
なわち最加速出力を出力している。

これは第２図のフローチャートで説明したように、処理
ブロック２０１で絶えずＦＧ傷信号入力されるかどうか
をチエツクし、ＦＣ信号が到来しないときでも処理ブロ
ック２１２において、最加速出力を出力する時刻を過ぎ
たかどうかのチエツクを行なっており、時刻ｔ３におい
てその時刻を過ぎたため処理ブロック２１３．２１４の
処理が実施されてＤ／Ａ変換器１２の出力が変化してい
る。

すなわち、Ｄ／Ａ変換器１２の出力は最小となる。

その後、時刻ｔ４にＦＧ傷信号到来すると処理ブロック
２０８の処理を行ない、ＦＣ信号が到来した時刻ｔ４を
基に（１１式より次回のＦＣ信号が到来する時刻からさ
らに誤差出力が最小となる値（ａｌを減算した値を算出
してＲＡＭｌ０のＲＥＦ　１に格納する。

次に、時刻ｔ５にＦＣ信号が到来すると、時刻ｔ１．ｔ
２と同様にＦＧの周期が基準周期と同じであるので誤差
出力は０゛となり、Ｄ／Ａ変換器１２の出力は中心値と
なる。

ｔ・；優 時刻ｔ６にＦＣ信号が到来すると、第２図のフローチャ
ートの処理ブロック２０５において是となるので、処理
ブロック２１０に処理が進み最減速出力が出力される。

したがって、Ｄ／Ａ変換器１２の出力信号は最大となる
。

上記したようにこの発明によると、割り込みなどを用い
ずにＦＧ傷信号到来しないときでもモータｌを起動する
ことができ、正常に速度制御を行なうことができる。

今、上記の回路において巡回型カウンタ６、ラッチ７、
データバス８、ＲＯＭ９、ＲＡＭｌ０１演算器１１をそ
れぞれ１６ビツト構成とし、フラグレジスタ４を１ビツ
ト、Ｄ／Ａ変換器１２を１１ビツトとし、クロック入力
端子６に入力される基準クロックを２ＭＨｚとする。モ
ータ１の設定回転数をＦＣ周波数が１８０Ｈｚのときと
すると、ＲＯＭ９に格納される基準周期は（２）式で表
される。

ＲＥＦ＝２ＭＨｚ／１８０Ｈｚ＝１１１１１”・・・・
（２１また、Ｄ／Ａ変換器１２のピッ、ト数が１１ビツ
トであるので、ゲインを１゛とすると誤差出力が最小と
なる値αは１１ビツトの１／２の値となる。すなわち、
α＝１０２４となる。αもＲＯＭ９に格納されている。

したがって、ＲＡＭｌ０に格納している値ＲＥＦ　１は
＋１１式にＲＥＦ、　αを代入して求められる。たとえ
ば、ＭＥＭｌが６００００であるとすると、ＲＥＦ　１
の値は＋１１．　（２１式に数値を代入して（３）式の
ようになり、ＲＥＦ１＝４７８６５となる。

４７８６５＝６００００−１１１１−１０２４・・・・
・・（３）したがって、次のＦＧ倍信号到来したときの
巡回型カウンタのカウント値がＲＥＦ　１の値より小さ
い値の時には、既に誤差出力は第２図のフローチャート
から明らかなように処理ブロック２０１゜２１１．２１
２，２１３，２１４の処理を行なってＤ／Ａ変換出力は
最小出力すなわち最加速出力を出力している。

ＦＣ信号が到来した時刻に対応した誤差出力をＤ／Ａ変
換器１２より出力できるのは、ＲＥＦ　１の値が４９９
１２から４７８６５までの値である。

ＦＧ倍信号到来したときの巡回型カウンタ６のカウント
値が４９９１２より大きければ、Ｄ／Ａ変換器１２は最
大出力すなわち最減速出力を出力し、カウント値が４７
８６５より小さければＤ／Ａ変換器１２の出力は最加速
出力を出力する。カウント値が４９９１２から４７８６
５までであればＤ／Ａ変換器１２はカウント値に応じた
値すなわち、最減速出力から最加速出力までの間の誤差
出力を出力する。

以上のように本発明の実施例によれば、割り込みなどを
用いることなく速度制御を行なうことができ、また頻繁
に行なわれる処理（処理ブロック２０１．２１１．２１
２）については、あらかじめ必要な処理（処理ブロック
２０８のＲＥＦ　１の計算）を行なっておき、頻繁に行
なう処理は単に比較動作だけとすることにより他の処理
への影響を最小限に押さえている。

なお、本発明の実施例においてＲＯＭ９、ＲＡＭｌ０１
演算器１１、データバス８はマイクロコンピュータを構
成するものであるが、ＲＯＭ９、ＲＡＭｌ０については
別に外部のものでも良い。また、ＦＣ信号の増幅、波形
整形回路３、巡回型カウンタ６、ラッチ７、フラグレジ
スタ４などは、マイクロコンピュータの周辺回路として
１チツプに取り込んでも何等差しつかえない。

発明の効果 以上のように本発明の発明は、基準クロック信号を計数
する巡回型カウンタと、回転体の速度情報を有する信号
のエツジが到来するごとに前記巡回型カウンタの計数値
を格納する第１のメモリ手段（実施例ではラッチ７）と
、前記計数値から誤差出力を算出する演算器と、前記誤
差出力に基づいて前記回転体に駆動電力を供給する駆動
手段と、前記計数値より前記速度情報を有する１３号の
次のエツジが本来到来すべき計数値よりさらに遅れ前記
誤差出力を最大加速レベルにする計数値を前記演算器で
算出し、その算出結果を格納する第２のメモリ手段（実
施例ではＲＡＭｌ０）と、前記速度情報を有する信号の
エツジが到来するまで前記巡回型カウンタの計数値と前
記第２のメモリ手段に格納された値とを比較して前記巡
回型カウンタの計数値が前記第２のメモリ手段に格納さ
れた値を越えたときに最大加速レベルを出力する出力補
正手段を備えたことを特徴とするもので、モータの起動
時などＦＣ信号が入力されないときでも、正常な制御信
号を出力することができ、モータの速度制御を正しく行
なうことができる。また、頻繁に行なわれる処理につい
ては、あらかじめ必要な処理を行なっておき、単に比較
動作だけとすることにより他の処理への影響を最小限に
することができる。

【図面の簡単な説明】

第１図は本発明の発明の一実施例における速度制御装置
の構成図、第２図は第１図の装置の主要部の動作を示す
フローチャート、第３図は信号の波形を示す信号波形図
である。 １・・・・・・モータ、２・・・・・・速度発電機、６
・・・・・・巡回型カウンタ、７・・・・・・ラッチ、
９・旧・・ＲＯＭ、１０・・・・・・ＲＡＭ、１１・・
・・・・演算器、１２・旧・・Ｄ／Ａ変換、１３・・・
・・・パワーアンプ。 代理人の氏名　弁理士　中尾敏男　はか１名　　　Ｑ 第　２　図

Claims (1)

【特許請求の範囲】
1. 基準クロック信号を計数する巡回型カウンタと、回転体
   の速度情報を有する信号のエッジが到来するごとに前記
   巡回型カウンタの計数値を格納する第１のメモリ手段と
   、前記計数値から誤差出力を算出する演算器と、前記誤
   差出力に基づいて前記回転体に駆動電力を供給する駆動
   手段と、前記計数値より前記速度情報を有する信号の次
   のエッジが本来到来すべき計数値よりさらに遅れ前記誤
   差出力を最大加速レベルにする計数値を前記演算器で算
   出し、その算出結果を格納する第２のメモリ手段と、前
   記速度情報を有する信号のエッジが到来するまで前記巡
   回型カウンタの計数値と前記第２のメモリ手段に格納さ
   れた値とを比較して前記巡回型カウンタの計数値が前記
   第２のメモリ手段に格納された値を越えたときに最大加
   速レベルを出力する出力補正手段とを具備してなる速度
   制御装置。