JPH01144392A - インバータのデジタル式加減速制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は特に昇降装置の速度制御に用いられるインバ
ータのデジタル式加減速制御装置に関する。

［従来技術］ 昇降装置の加減速時の機械的な衝撃を和らげる方法とし
て、加減速時の速度パターンに丸みを持たせる手段がと
られる。この手段を昇降装置の速度制御を行うインバー
タの制御装置に適用した具体例を第２図、第３図に示す
。第２図は丸みを持った速度パターン（いわゆるジャー
ク関数状の速度パターン）を発生させる為の回路図で、
第３図は各構成要素が発生する信号のタイミングチャー
トである。第２図において１．３はフォトカブラで、１
はカウンタのリセット信号を端子ａより、３は昇降装置
の運転信号を端子すより入力する。

２は電源リセット回路、４はＯＲ回路で、当該ＯＲ回路
４はフォトカブラ１と電源リセット回路２よりリセット
信号を入力する。Ａは速度勾配設定部である。速度勾配
設定部Ａで、ＶＲＩはランプ関数の上昇勾配設定用の可
変抵抗器、ＶＨ２はランプ関数の下降勾配設定用の可変
抵抗器、ＸＡは昇降装置が加速時に、ＸＢは昇降装置が
減速時に、ＸＣは定速運転時にオンする接点で、図示の
様に接続される。各接点がオンしたときに、それぞれＶ
Ｒｌ、ＶＨ２の電圧設定値、基準電圧が速度勾配設定部
Ａより出力される。Ｂは丸み時間設定部で、ＡＤＤは加
算器、ＣＰはコンパレータ、ｏｐはベアンプ、Ｃはコン
デンサ、ＸＤは加減速開始時から設定終速時までオンし
ている接点で、図示の様に接続される。接点ＸＤのオン
／オフによるコンデンサＣの充放電により加減速時の丸
み時間を発生する。５はロジック回路でフ第１・カブラ
３から運転信号を、カウンタから計数値を入力して、上
記ＸＡ、ＸＢ、ＸＣ，ＸＤの各接点信号を発生ずる。こ
れらのタイミングチャートは第３図に示す。６．１０は
絶対値回路、７．１１はＶ／Ｆ変換器、８．１２は信号
変換回路、９．１３はアップ／ダウンカウンタである。

絶対値回路６は丸み時間設定部Ｂより出力された電圧を
絶対値化してＶ／Ｆ変換器７に出力する。Ｖ／Ｆ変換器
７は入力した電圧を周波数（パルス）信号に変換して信
号変換器８に出力する。信号変換器８は丸み時間設定部
Ｂより出力された電圧の正負を判断して入力した周波数
（パルス）信号をアップ／ダウンカウンタ９のＵＰ端子
またはＤＷ端子に出力する。

アップ／ダウンカウンタ９は端子Ｃに計数値を出力する
。同様に絶対値回路１０は速度勾配設定部Ａから出力電
圧を絶対値化してＶ／Ｆ変換器１１に出力する。Ｖ／Ｆ
変換器１１は入力した電圧を周波数（パルス）信号に変
換して信号変換器１２に出力する。信号変換器１２は速
度勾配設定部Ａより出力された電圧の正負を判断して入
力した周波数（パルス）信号をアップ／ダウンカウンタ
１３のＵＰ端子またはＤＷ端子に出力する。アップ／ダ
ウンカウンタ１３はロジック回路５に計数値を出力する
。第３図において、（ａ）は昇降装置の運転信号、（ｂ
）は昇降装置の零連検知信号、（ｃ）は丸み時間設定部
Ｂの出力信号、（ｄ）はアップ／ダウンカウンタ９の出
力信号、（ｅ）はアップ／ダウンカウンタ１３の出力信
号、（ｆ）は接点ＸＡの接点信号、（ｇ）は接点ＸＢの
接点信号、（ｈ）は接点ＸＣの接点信号、（ｉ）は接点
ＸＤの接点信号である。

以下、第２図の回路の動作を第３図のタイミングチャー
トで説明する。昇降装置の運転信号を端子ａより連続信
号として入力する。当該運転信号は第３図では時点ｔ１
から時点ｔ、までオンである６昇降装置の零連検知信号
は昇降装置の運転信号に対して負論理の信号である。上
記運転信号の立上がり時点ｔ、で接点ＸＡがオンするの
と同時に丸み時間設定部のオペアンプＯＰの帰還回路の
接点ＸＤがオフとなり、これと並列に挿入されたコンデ
ンサＣが速度勾配設定部Ａの可変抵抗器■Ｒ，］で設定
された電圧により充電される。この充電は第３図に於い
ては時点ｔ２で終了する。丸み時間設定部Ｂの出力信号
の波高りは速度勾配設定部への設定電圧であり、また、
」１記コンデンサＣの容量と伴に充電時間の直接のパラ
メータである。

当該充電時間が加速時の立上がりの丸み時間となる。こ
の間もアップ／ダウンカウンタ］３は所定の電圧をＶ／
Ｆ変換器７で周波数変換したパルス信号をＵＰ端子から
入力して基準時間毎に所定の電圧をＶ／Ｆ変換器７で周
波数変換した値でカウントアツプしており、当該計数値
はデジタル回路５に入力され、設定電圧に相当する計数
値まで力ウンＩ〜アップした時点ｔ３で、当該回路にて
接点ＸＡの接点信号をオフし、接点ＸＤの接点信号をオ
ンし、速度勾配設定部Ａの設定電圧は基準電圧となる。

これにより、丸み時間設定部のオペアンプ０ＰＬ７）帰
還回路のコンデンサＣが放電と始め、時点ｔ４にて丸み
時間設定部Ｂの出力電圧は基準電圧となる。この時点ｔ
３から時点ｔ４までが加速時間終了時の丸み時間となる
。結局、時点ｔ１から時点ｔ４までの丸み時間設定部Ｂ
の出力電圧は台形状となるが第３図の点線で示す様に丸
み時間設定部Ｂの時間積分が一定となる様に当該出力電
圧は変化する。一方、アップ／ダウンカウンタ９は丸み
時間設定部Ｂの出力電圧をＶ／Ｆ変換器１１で周波数変
換したパルス信号をＵＰ端子から入力して基準時間毎に
所定の電圧をＶ／Ｆ変換器７で周波数変換した値でカウ
ントアツプしており、当該計数値を端子Ｃからインバー
タの速度制御部に出力しており、当該速度制御部は当該
計数値を速度信号として処理する。すなわち、加速時の
速度勾配はジャーク関数状となる。時点ｔ４から昇降装
置の運転信号がオフする時点ｔ５までアップ／ダウンカ
ウンタ９．１３とも設定電圧に相当する計数値で推移す
る。時点ｔ、で接点ＸＣがオフし、接点ＸＢがオンする
。以下、速度勾配部Ａの可変抵抗器ＶＲ２の設定電圧に
より加速時と同様の回路動作で減速が行われ、時点シ、
で減速を終了する。

［発明が解決しようとする問題点］ ところが、上記の様な従来の回路手段では以下の様な問
題点があった。第１に、まるみ時間の設定は上昇勾配部
Ａの可変抵抗器とランプ関数発生部Ｂのオペアンプ１の
帰還回路のコンデンサの容量により定まるので、当該可
変抵抗器の設定誤差や当該コンデンサの容量のバラツキ
等により、加減速時間の設定精度に悪影響を及ぼす、第
２に、丸み時間の設定と加減速時間の設定は上昇勾配設
定部とランプ関数発生部の両方の回路が関係してくるの
で、丸み時間と加減速時間を独立して設定することは不
可能であり、相互の調整が必要である。第３に、上昇勾
配設定部とランプ関数発生部の再設定回路がアナログ回
路で構成されているので、当該回路を実現したプリント
基板自身の温度上昇や周囲の温度変化などの内外の環境
の変化により、加減速時間に誤差が生じ、昇降機の停止
精度を悪化させる。

［問題点を解決する為の手段］ 複数の加減速時の速度パターンをＲＯＭに格納し、当該
ＲＯＭより所望の加減速パターンを選択し、出力するこ
とにより、まるみ時間と加減速時間の設定を行う。

［作用］ まるみ時間と加減速時間の設定をデジタル回路で相互の
調整の必要なしに行なえる。

［実施例］ 本発明の実施例を第１図に示す。第１図において、１．
３はフォトカプラで、１はリセット信号を端子ａより、
３は昇降装置の運転信号を端子すより電気信号として入
力する。２は電源リセット回路、４はＯＲ回路で、当該
ＯＲ回路４は一゛オドカプラ１と電源リセット回路２よ
りリセット信号を入力する。５はアップ／ダウンカウン
タで、６は信号変換回路、７は分周比設定回路、８は分
周比可変の分周器、９はクロックパルス発生器、１０は
マグニチュード・コンパレータ、１１はカウント値の上
限値と下限値の設定器である。クロックパルス発生器９
は分周器８に基準クロック信号を出力する。分周器８は
分周比設定回路７により設定された分周比で上記基準ク
ロック信号を分周し、信号変換回路６に出力する。信号
変換回路６はフォトカプラ３より運転信号を連続信号と
して入力し、当該信号の立上がりと立下がりを検出し、
アップ／ダウンカウンタ５のＵＰ端子又はＤＮ端子の所
望の端子に自動的に分周器８から入力したパルス信号を
出力し、マグニチュード・コンパレータｌＯより入力し
たカウント停止指令で当該パルス信号の出力を停止する
。アップ／ダウンカウンタ５はＯＲ回路４よりリセット
信号を入力し、自身のカウント値をリセットする。１２
はＲＯＭ、１３は速度パターン選択回路である。ＲＯＭ
１２は加速時用には第４図（ａ＞で、減速時用には第４
図（ｂ）で示す様な複数の加減速時間の最初と最後の速
度勾配のゆるやかな速度パターンを、当該速度パターン
の加減速時間を所定数の時区間に分割して、それぞれの
時区間の当該速度パターンの速度値を記憶する形で格納
している。第４図でＶｆは加速時における目標設定値、
減速時における初速度、Ｖｃは減速時における目標設定
値、加速時における初速度で、いわゆる位置決め動作時
の低速度であり、以下、クリープ速度と呼ぶ。また、第
４図（ａ）では、時点ｔ９から時点ｔ１□までが加速時
間、時点ｔ９から時点ｔ１０までと時点ｔ１□から時点
ｔ１２までが丸み時間である。同様に、第４図（ｂ）で
は、時点ｔ１３がら時点ｔ１６までが減速時間で、時点
ｔ□３から時点ｔ１４までと時点ｔ１５から時点ｔ１６
までが丸み時間である。アップ／ダウンカウンタ５はカ
ウント値をマグニチュード・コンパレータ１０とＲＯＭ
１２に出力する。マグニチュード・コンパレータ１ｏは
カウント値の上限値と下限値の設定器１１より当該２種
の設定値を入力し、加速時には当該上限値と、減速時に
は当該下限値と入力したカウント値を比較して、設定値
とカウント値が一致した時点でカウント停止指令を信号
変換回路６に出力する。こ際、端子のｂより入力される
上記運転信号は従来技術と同様、連続信号であり、上記
信号変換６器にて当該信号の立上がりと立下がりを検知
し、加速、減速を開始する。ＲＯＭ１２は複数の速度パ
ターンを分割して所定数のアドレスを持ったデータとし
て記憶しており、速度パターン選択回路１３から当該選
択信号を入力して速度パターンを選択し、アップ／ダウ
ンカウンタ５がら入力するカウント値が更新されるタイ
ミングで当該カウント値と一致するアドレスを持った上
記データを順次速度指令値として端子Ｃに出力し、当該
端子がらインバータの速度制御回路に出力、される。

次にＲＯＭ１２を中心にこの回路での設定方法を説明す
る。第１に加減速時間の設定はアップ／ダウンカウンタ
５のカウント値のタイミングがそのままＲＯＭ１２のア
ドレス更新のタイミングとなるので、結局、分周比設定
回路７により分周比を変化させることにより可能となる
。第２に丸み時間の設定は上記加減速時間の設定の後に
所望の丸み時間を持った速度パターンを選択することに
より行う。具体的には速度勾配のゆるやかな部分のデー
タ数の異なった速度パターンをＲＯＭ　１２に格納して
おき、上記加減速時間の設定で定まったアドレス更新時
間にデータ数を掛けた値が所望の丸み時間となるような
速度パターンを、上記ＲＯＭ１２に格納された速度パタ
ーンの中から速度パターン選択回路１３により行う、さ
らに、クリープ速度の設定は上記丸み時間の設定と同様
、異なったクリープ速度の速度パターンをＲＯＭ１２に
格納しておき、所望のクリープ速度を持った速度パター
ンを上記ＲＯＭ１２に格納された速度パターンの中から
速度パターン選択回路１３により選択することにより行
うことできる。

［効果コ 以上の様に本発明のインバータのデジタル式加減速指令
装置によれば、従来のアナログ回路による設定部を持っ
た装置に比して以下の様な優れた効果を有する。

加減速の速度パターンをＲＯＭ内に収納しであるので、
従来のアナログ回路による設定に比して格段と加減速時
の速度勾配の繰返し精度が向」ニし、かつ、丸み時間と
加減速時間の調整が従来のオペアンプの帰還回路のコン
デンサの容量による調整の様に相互の干渉を受けること
なく、加減速時間の設定後、独立して丸み時間の設定が
できっので、丸み時間と加減速時間の相互のｙＩ整が不
要となる。

これらにより、丸み時間と加減速時間の設定精度も格段
と向上するので、結果として、昇降機の停止精度が向上
する。また、複数のクリープ速度の異なった速度パター
ンを記憶させることにより、クリープ速度の選択ができ
る。

【図面の簡単な説明】

第１図は本発明による加減速指令装置の実施例を示すブ
ロック図、第２図は従来技術による加減速指令装置を示
すブロック図、第３図は第２図の装置のタイミングヂャ
ートを示す図、第４図は第１図の装置のＲＯＭが内蔵し
ている速度パターンの一例を示す図である。 ５・・・・・・・・・アップ／ダウカウンタ６・・・・
・・・・・信号変換回路 ７・・・・・・・・・分周比設定回路 ８・・・・・・・・・分周器 １０・・・・・・マグニチュード・コンパレータ１１・
・・・・・カウント値の上、下限値設定回路１２・・・
・・・ＲＯＭ

Claims (1)

【特許請求の範囲】
1. 基準時間となるクロックパルスを発生するクロックパル
   ス発生回路、当該クロックパルスを入力して所望の周期
   のパルスを発生する分周比可変の分周器、当該分周比の
   設定回路、当該分周器の出力パルスを入力し、インバー
   タの運転信号のオン／オフにもとづく第１の制御信号に
   応じて上記分周器からの入力信号をアップ／ダウン信号
   として出力するとともに第２の制御信号を受けて上記ア
   ップ／ダウン信号の出力を停止させる信号変換回路、リ
   セット回路、当該リセット回路より入力を受けることに
   より一定計数値にリセットするとともに上記信号変換回
   路よりのアップ／ダウン信号により計数値をカウントア
   ップ／ダウンさせるアップ／ダウンカウンタ、計数値の
   上、下限設定回路、上記アップ／ダウンカウンタからの
   入力が上記上、下限設定回路のいづれかに一致したとき
   に上記信号変換回路の出力を停止させる第２の制御信号
   を発生するマグニチュード・コンパレータ、複数のジャ
   ーク関数状の加減速時の速度パターンを分割して所定数
   のアドレスを持ったデータとして記憶するＲＯＭ、当該
   速度パターンの選択回路からなるインバータのデジタル
   式加減速制御装置。