JPS6126962Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は例えばデイジタル化された自動制御
系に使用される指針を用いた指示電気計器を駆動
するデイジタル遅延回路に関する。

周知のように、自動制御系に使用される指針を
用いた指示電気計器の応答速度は自動制御機構の
応答特性である伝達関数によつて決定され、機構
独自の整定時間で指示されている。近年、自動制
御系を構成する装置のデイジタル化に伴ない、目
標設定値はデイジタル信号によつて設定される。
この信号はＤ／Ａ変換器によつてアナログ信号に
変換された後そのまま指示電気計器に供給され
る。ところが、前記Ｄ／Ａ変換器等の過渡応答特
性（整定時間：数μｓ〜数＋μｓ）は指示電気計
器等の要素（数百ms〜数秒）と比較して極めて
優れている。したがつて、急激なデイジタル信号
の目標値に対して指示電気計器の指針は回転軸の
機械的慣性モーメント等により目標値を行過ぎて
振動的な所謂ハンチング応答となる不都合を生ず
る。

この考案は上記事情に基づいてなされたもの
で、カウンタの出力信号とレジスタに保持された
目標設定値との差に応じて、前記カウンタに供給
されるクロツクパルス信号の周期を選択的に切換
え、カウンタの出力信号を所定の整定時間遅らせ
て前記目標設定値と一致することにより、デイジ
タル化された自動制御系に使用される指示電気計
〓〓〓
器のハンテイング応答を防止し得るデイジタル遅
延回路を提供しようとするものである。

以下、この考案の一実施例について図面を参照
して説明する。

第１図において、１１は自動制御系より供給さ
れるデイジタル化された目標設定値を保持するレ
ジスタであり、１２は後述する信号選択回路１６
より供給されるクロツパルスク信号によつて計数
が行なわれ、最終的に前記レジスタ１１と同一の
目標設定値を出力するアツプ・ダウン・カウンタ
である。前記レジスタ１１およびカウンタ１２の
各出力端１１_１〜１１_o，１２_１〜１２_oはそれぞ
れ比較回路１３の入力端１Ａ〜nA，１Ｂ〜nBに
供給され、この比較回路１３において、前記両出
力信号の大小関係が判別される。この結果、レジ
スタ１１の出力信号がカウンタ１２の出力信号よ
り大なる場合（Ａ＞Ｂ）、カウンタ１２は比較回
路１３の出力信号によつてアツプカウンタとして
動作され、レジスタ１１の出力信号がカウンタ１
２の出力信号より小なる場合（Ａ＜Ｂ）、カウン
タ１２は比較回路１３の出力信号によつてダウン
カウンタとして動作される。また、両出力信号が
等しい場合（Ａ＝Ｂ）は比較回路１３より出力信
号によつてカウンタ１２の計数動作が停止され
る。即ち、比較回路１３より出力されるハイレベ
ル信号はインバータ回路１４によつて反転され、
アンド回路１５の一方入力端に供給される。した
がつて、アンド回路１５の入力条件が不成立とな
り、カウンタ１２へのクロツクパルスの供給が停
止される。

一方、１６は信号選択回路である。この選択回
路１６は前記レジスタ１１に保持される目標設定
値とカウンタ１２の出力信号との差に応じて前記
カウンタ１２に供給されるクロツクパルス信号の
周期を選択的に切換えるものである。即ち、前記
レジスタ１１の出力端１１_１〜１１_４およびカウ
ンタ１２の出力端１２_１〜１２_４はそれぞれ排他
的論理和回路１７〜２０の入力端に接続され、こ
の排他的論理和回路１７〜２０の各出力端はアン
ド回路２１〜２４の一方入力端に接続されてい
る。また、２５は発振器である。この発振器２５
の出力信号はカウンタ２６を介してデコーダ２７
に供給される。このデコーダ２７はカウンタ２６
の出力信号を所定の周期に変換するものであり、
このデコーダ２７の出力端２７_１〜２７_５からは
第２図に示すt₁〜t₅のそれぞれ周期が異なつたク
ロツクパルス信号が出力される。このデコーダ２
７の出力端２７_１〜２７_４は前記アンド回路２１
〜２４の他方入力端に接続され、このアンド回路
２１〜２４の出力端は前記デコーダ２７の出力端
２７_５とともにオア回路２８の入力端に接続され
ている。このオア回路２８の出力端は前記アンド
回路１５の他方入力端に接続され、このアンド回
路１５の出溶端は前記カウンタ１２のクロツクパ
ルス入力端CLに接続されている。

尚、前記レジスタ１１およびカウンタ１２はそ
れぞれ出力端１１_１，１２_１がMSB（最上位
桁）、出力端１１_o，１２_oがLSB（最下位桁）で
ある。

上記構成において動作を説明する。初期状態に
おいて、レジスタ１１には所定の目標設定値が保
持され、カウンタ１２はクリアされている。ここ
で、例えばレジスタ１１の目標設定値が第３図ａ
に示すＳのようであり、このとき、レジスタ１１
の出力端１１_１〜１１_oが総べてハイレベルであ
るとすると、カウンタ１２は比較回路１３の出力
信号によつてアツプカウンタ動作状態とされる。

また、信号選択回路１６における排他的論理和
回路１７〜２０の出力は総べてハイレベルであ
り、アンド回路２１〜２４を介してデコーダ２７
より周期の異なる信号t₁〜t₄が同じくデコーダ２
７より出力される信号t₅とともにオア回路２８に
供給される。したがつて、結果的にカウンタ１２
はオア回路２８、アンド回路１５を介して供給さ
れるt₁〜t₅の信号のうち最も周期の短いクロツク
パルス信号t₁によつて計数が行なわれる。しかし
て、カウンタ１２の出力端１２_１〜１２_４が
MBS側から順次ハイレベルとなると、前記排他
的論理和回路１７〜２０の出力が順次ローレベル
となり、アンド回路２１〜２４によつて第３図ｂ
に示す如く順次周期の長いクロツクパルス信号が
選択されカウンタ１２に供給される。したがつ
て、カウンタ１２の計数速度は目標設定値に近づ
くに従つて遅くなる。即ち、カウンタ１２の出力
ステツプｄは第３図ａに示す如く一定であるか
ら、短い周期のクロツクパルス信号によつて計数
するほど速く目標設定値Ｓに近づくことになる。
しかして、カウンタ１２の出力信号は第３図に示
〓〓〓
す如く所定時間Ｔの遅れを以つて目標設定値と同
一となり、この信号を例えばＤ／Ａ変換器を介し
て指示電気計器に供給すれば指針は目標値に近づ
くに従つてゆつくり動作するため、ハンテイング
応答を防止できる。

尚、上記説明ではレジスタ１１の出力端１１_１
〜１１_oを総べてハイレベルとしたが、目標設定
値がこれより小さく例えばレジスタ１１の出力端
１１_１がローレベルである場合は、排他的論理和
回路１７の出力が常にローレベルであるから、最
も周期の短いクロツクパルス信号t₁は選択される
ことがない。また、これ以外の場合も目標設定値
に応じて適宜排他的論理和回路１７〜２０の入力
条件が設定され、クロツクパルス信号t₁〜t₅が選
択される。また、負の目標設定値に対しても上記
同様の原理によつて実施することが可能である。

また、クロツクパルス信号の種類は任意であ
り、これらを選択する排他的論理和回路１７〜２
０、アンド回路２１〜２４の組合せも任意であ
る。さらに、レジスタ１１、カウンタ１２に対す
る排他的論理和回路１７〜２０の接続も任意であ
る。

以上、詳述したようにこの考案によれば、カウ
ンタの出力信号とレジスタに保持された目標設定
値との差に応じて、前記カウンタに供給されるク
ロツクパルス信号の周期を選択的に切換え、カウ
ンタの出力信号を所定の整定時間遅らせて目標設
定値と一致することにより、デイジタル化された
自動制御系に使用される指示電気計器のハンテイ
ング応答を防止し得るデイジタル遅延回路を提供
できる。

【図面の簡単な説明】

第１図はこの考案に係わるデイジタル遅延回路
の一実施例を示す回路構成図、第２図t₁乃至t₅お
よび第３図ａ，ｂは第１図の動作を説明するため
に示す波形図である。 １１……レジスタ、１２……カウンタ、１３…
…比較回路、１６……信号選択回路。 〓〓〓

Claims (1)

【実用新案登録請求の範囲】
1. 目標レベル値を表わす所定ビツト数のパラレル
   信号を記憶するレジスタと、外部から供給される
   クロツクパルス信号のクロツク周期に基づいて計
   数を行ないその計数値を前記所定ビツト数のパラ
   レル信号で出力するカウンタと、このカウンタの
   出力信号と前記レジスタの出力信号が供給され前
   記カウンタの出力計数値と前記目標レベル値とを
   比較し前記カウンタの出力計数値が前記目標レベ
   ル値に一致するまで前記カウンタの計数値を増加
   または減少させる比較回路と、周期が互いに異な
   る複数のクロツク信号を出力する信号出力手段
   と、この信号出力手段から出力される複数のクロ
   ツク信号が供給されこの複数のクロツク信号のう
   ち少なくともひとつのクロツク信号を出力する第
   １の選択回路と、この第１の選択回路から出力さ
   れるクロツク信号が供給されこのクロツク信号の
   うち周期の最も短いクロツク信号を出力し前記カ
   ウンタに前記クロツクパルス信号として供給する
   第２の選択回路と、前記レジスタ及び前記カウン
   タの出力信号のうち少なくともひとつの対応する
   ビツト番号の信号値同志を比較して信号値の一致
   を検出し一致する信号値が上位ビツトになるほど
   前記第１の選択回路からのより周期の短いクロツ
   ク信号の出力を停止させる制御手段とを具備する
   デイジタル遅延回路。