JPH01142962A - Data transfer control system - Google Patents

Data transfer control system

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JPH01142962A
JPH01142962A JP30253687A JP30253687A JPH01142962A JP H01142962 A JPH01142962 A JP H01142962A JP 30253687 A JP30253687 A JP 30253687A JP 30253687 A JP30253687 A JP 30253687A JP H01142962 A JPH01142962 A JP H01142962A
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JP
Japan
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bus
control unit
peripheral control
main memory
data
Prior art date
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Application number
JP30253687A
Other languages
Japanese (ja)
Inventor
Kenichi Ito
憲一 伊藤
Takuya Hiramatsu
平松 琢弥
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Abstract

PURPOSE:To simultaneously attain data transfer between peripheral control parts and a CPU and a memory and to improve a system throughput by executing the data transfer between the peripheral control parts through a data bus in the peripheral control parts. CONSTITUTION:A bus assigning control part 201 of a bus control part 105 requests an access request for a data bus 106 from respective modules of a CPU 101, a main memory 102 and peripheral control parts A103 and B104 and assigns the use right of the data bus 106 for a module with a high priority. A bus SW control part 202 instructs the cutting/connecting of the data bus 106 for a bus SW 203 based on the request from the CPU 101 and peripheral control parts A103 and B104. The bus SW 203 executes the logical cutting and connecting of the data bus 106 between a CPU and the main memory and the peripheral control parts. At the time of cutting the bus 106, the simultaneous data transfer between the CPU and the memory, and peripheral control devices can be executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置のデータ転送制御方式に係り、
特に中央処理袋[(CPU) 、主メモリ。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data transfer control method for an information processing device,
Especially the central processing bag [(CPU), main memory.

周辺制御部が同一バス構成をとる情報処理装置における
データ転送制御方式に関する。
The present invention relates to a data transfer control method in an information processing device in which peripheral control units have the same bus configuration.

〔従来の技術〕[Conventional technology]

従来、CPU、主メモリ、周辺装置を制御する周辺制御
部が同一バスに接続されている情報処理装置においては
、C:PUの主メモリアクセス、周辺装置との入出力動
作に伴うデータ転送は次のように行われていた。すなわ
ち、主メモリからCPUへのデータ読出し、CPUから
主メモリへのデータ格納に伴うデータ転送は、CPUと
主メモリの間でバスを経由して行い、また1周辺装置か
ら主メモリあるいはその逆のデータの入出力は、周辺装
置と主メモリの間で周辺制御部、バスを経由して行う。
Conventionally, in an information processing device in which a CPU, main memory, and a peripheral control unit that controls peripheral devices are connected to the same bus, data transfer associated with main memory access of the C:PU and input/output operations with peripheral devices is as follows. It was done like this. In other words, data transfers associated with reading data from the main memory to the CPU and storing data from the CPU to the main memory are performed via the bus between the CPU and the main memory, and from one peripheral device to the main memory or vice versa. Data input/output is performed between the peripheral device and the main memory via the peripheral control unit and bus.

さらに、周辺装置と周辺装置の間のデータ転送は、一方
の周辺装置からのデータを周辺制御部、バス経由で主メ
モリに一担格納し、その後、主メモリからバス、周辺制
御部を経由して他方の周辺装置へ転送する。
Furthermore, data transfer between peripheral devices involves first storing data from one peripheral device in the main memory via the peripheral control unit and bus, and then from the main memory via the bus and peripheral control unit. and transfer it to the other peripheral device.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術では、周辺装置間のデータ転送であっても
必ず主メモリを経由するため、入出力動作のトラヒック
が高くなると主メモリの使用率が高くなり、CPUの主
メモリアクセスが入出力動作のために待たされる割合が
増加し、システムスループットの低下を招く問題があっ
た。また、CPUの主メモリアクセスに伴うデータ転送
と1周辺装置の主メモリ間の入出力動作に伴うデータ転
送が同一バスを使用するため、入出力動作のトラヒック
が高くなるとバスの使用率が高くなり、CPUの主メモ
リアクセスが入出力動作のために待たされる割合が増加
し、やはりシステムスループットの低下を招く問題があ
った。
In the above conventional technology, even data transfer between peripheral devices always goes through the main memory, so when the traffic of input/output operations increases, the usage rate of the main memory increases, and the main memory access of the CPU is There was a problem in that the waiting time ratio increased, leading to a decrease in system throughput. Additionally, data transfers associated with CPU main memory accesses and data transfers associated with input/output operations between the main memory of one peripheral device use the same bus, so when the traffic of input/output operations increases, the bus usage rate increases. However, there is a problem in that the proportion of main memory accesses of the CPU being waited for due to input/output operations increases, which also causes a decrease in system throughput.

周辺装置のデータをCPU上のプログラムが参照、変更
する場合あるいはCP−U上のプログラムが変更、新規
作成したデータを周辺装置に格納する場合には、周辺装
置と主メモリ間のデータ転送は必須であるが、ある周辺
装置から入力したデータを何ら加工せずそのま5他の周
辺装置に出力したい場合は主メモリを経由する必然性は
ない。例えばイメージリーダからデータを入力し、それ
をディスクに格納するケースあるいはディスク上のイメ
ージデータをファックスに出力するケース等では、主メ
モリを経由するのはシステムのオーバヘッドになる。こ
のように主メモリを経由する必要のない周辺装置のデー
タ転送であっても、従来の方式では必ず主メモリを経由
するため、イメージデータ等大量のデータ転送時に主メ
モリの使用率が高くなり、主メモリでのCPUと周辺制
御部のアクセス競合頻度が増加し、システムスループッ
トの低下が大となる。
Data transfer between the peripheral device and main memory is essential when a program on the CPU refers to or changes data on a peripheral device, or when a program on the CPU-U stores modified or newly created data in the peripheral device. However, if it is desired to output data input from a peripheral device to another peripheral device without any processing, there is no need to go through the main memory. For example, when data is input from an image reader and stored on a disk, or when image data on a disk is output to a fax machine, passing through the main memory becomes a system overhead. Even when data is transferred from a peripheral device that does not need to go through the main memory, conventional methods always go through the main memory, so when transferring large amounts of data such as image data, the usage rate of the main memory increases. The frequency of access conflicts between the CPU and the peripheral control unit in the main memory increases, resulting in a significant reduction in system throughput.

主メモリでのアクセス競合を低下させる方法として、主
メモリを独立動作可能な複数のバンクに分ける方法(メ
モリインタリーピング)があるが、ハードウェア量が増
加し高価になる。主メモリの制御が複雑化するという問
題がある。また、バス競合を低下させる方法として、バ
スを、複数本設ける方法が考えられるが、各モジュール
でのバス制御のためのハードウェア量が増加し高価にな
り。
As a method of reducing access contention in main memory, there is a method of dividing main memory into a plurality of banks that can operate independently (memory interleaving), but this increases the amount of hardware and becomes expensive. There is a problem that main memory control becomes complicated. Further, as a method of reducing bus contention, a method of providing a plurality of buses can be considered, but this increases the amount of hardware for bus control in each module and becomes expensive.

バス構成の利点を阻害するという問題がある。There is a problem that inhibits the advantages of the bus configuration.

本発明の目的は、CPUと主メモリと周辺制御部が同一
バスに接続されている情報処理装置において、主メモリ
アクセストラヒックの軽減、システムスループットの向
上を可能にしたデータ転送制御方式を提供することにあ
る。
An object of the present invention is to provide a data transfer control method that makes it possible to reduce main memory access traffic and improve system throughput in an information processing device in which a CPU, main memory, and peripheral control unit are connected to the same bus. It is in.

〔問題点を解決するための手段及び作用〕本発明は、C
PU、主メモリからなる第1グループと複数の周辺制御
部からなる第2グループとの間でバスの切断・接続を制
御する手段を設ける。
[Means and effects for solving the problems] The present invention is based on C
Means is provided for controlling disconnection and connection of a bus between a first group consisting of a PU and main memory and a second group consisting of a plurality of peripheral control units.

mなる周辺装置間のデータ転送時にはバスを切断するこ
とにより、主メモリを経由せずに周辺制御部間で直接デ
ータ転送を行い、同時にCPUと主メモリ間のデータ転
送を実行可能として、主メモリアクセストラヒックの軽
減、システムスループットの向上を図る。また、バス接
続により周辺制御部と主メモリ間のデータ転送を可能と
して、周辺装置のデータをCPUで参照、更新するケー
ス、CPUが変更、新規作成したデータを周辺装置に出
力するケースにも対処できるようにする。
By disconnecting the bus when transferring data between m peripheral devices, data can be transferred directly between the peripheral control units without going through the main memory, and at the same time data transfer between the CPU and main memory can be executed. Aim to reduce access traffic and improve system throughput. In addition, the bus connection enables data transfer between the peripheral control unit and the main memory, and it also handles cases where peripheral device data is referenced and updated by the CPU, and cases where the CPU outputs changed or newly created data to the peripheral device. It can be so.

〔実施例〕〔Example〕

以下、本発明の一実施例について図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明方式を適用した情報処理装置の一実施例
の全体構成図を示す。第1図において、CPUl01と
主メモリ102と周辺制御部AlO3と周辺制御部B1
04下がデータバス106により相互に接続され1周辺
制御部AlO3、周辺制御部B104下にはそれぞれ複
数台の周辺装置107が接続される。各モジュール間の
データ転送はデータバス106を経由して行われるが、
該データバス106の使用権割当て等の制御はバス制御
部105により行われる。
FIG. 1 shows an overall configuration diagram of an embodiment of an information processing apparatus to which the method of the present invention is applied. In FIG. 1, a CPU l01, a main memory 102, a peripheral control unit AlO3, and a peripheral control unit B1
04 and below are connected to each other by a data bus 106, and a plurality of peripheral devices 107 are connected below the 1 peripheral control unit AlO3 and the peripheral control unit B104, respectively. Data transfer between each module is performed via the data bus 106,
Control such as allocation of the right to use the data bus 106 is performed by the bus control unit 105.

第2図はバス制御部1051周辺制御部AlO3、周辺
制御部B104の詳細構成を示したものである。バス制
御部105はバス割当制御部201、バススイッチ(バ
スSW)制御部202、バス5W203よりなる。周辺
制御部間103はインタフェース制御部A204、デー
タ転送制御部A205.データバッファA206よりな
る0周辺制御部B104の構成も同様である。各モジュ
ール間の制御情報のやりとりは制御線210を介して行
われる。
FIG. 2 shows the detailed configuration of the bus control section 1051, peripheral control section AlO3, and peripheral control section B104. The bus control unit 105 includes a bus allocation control unit 201, a bus switch (bus SW) control unit 202, and a bus 5W203. The peripheral control unit 103 includes an interface control unit A204, a data transfer control unit A205. The structure of the 0 peripheral control section B104, which is composed of the data buffer A206, is also similar. Control information is exchanged between each module via a control line 210.

バス制御部105のバス割当制御部201は、CPUl
01.主メモリ102、周辺制御部A103、周辺制御
部B104の各モジュールからのデータバス106に対
するアクセス要求を受けて、各モジュールの優先度に従
い最も優先度の高いモジュールに対しデータバス106
の使用権を割当てる。バス割当制御部202は、CPU
101、周辺制御部AlO3、周辺制御部B104から
の要求にもとづき、バス5W203に対しデータバス1
06の切断/接続の指示を行う。バス5W203は、C
PUl01.主メモリ102のグループと周辺制御部A
lO3、周辺制御部B104のグループとの間でデータ
バス106の論理的切断/接続を行う。データバス10
6が切断状態の時は、データバス106は2組の独立し
たバスが存在するのと等価な動作が可能である。すなわ
ち、CPUl0Iと主メモリ102問および周辺制御部
AlO3と周辺制御部8104間のデータ転送動作が同
時に可能である。
The bus allocation control unit 201 of the bus control unit 105
01. Upon receiving an access request to the data bus 106 from each module of the main memory 102, peripheral control unit A 103, and peripheral control unit B 104, the data bus 106 is sent to the module with the highest priority according to the priority of each module.
Assign usage rights. The bus allocation control unit 202
101, based on requests from peripheral control unit AlO3 and peripheral control unit B104, data bus 1 is sent to bus 5W203.
06 disconnection/connection instructions. Bus 5W203 is C
PUl01. Group of main memory 102 and peripheral control unit A
The data bus 106 is logically disconnected/connected between the IO3 and the peripheral control unit B104 group. data bus 10
When the bus 6 is in the disconnected state, the data bus 106 can operate as if two sets of independent buses existed. That is, data transfer operations between the CPU 10I and the main memory 102 and between the peripheral control unit AlO3 and the peripheral control unit 8104 can be performed simultaneously.

周辺制御部AlO3や周辺制御部B104のインタフェ
ース制御部A204、インタフェース制御部B207は
、CPUl01からの入出力指示を受けて、主メモリ1
02からの入出力制御情報の読出し、解読及びこれにも
とづくデータ転送制御部A205.データ転送制御部8
208の起動を行う。また、入出力動作の終了をCPU
1.Olに報告する。データ転送制御部A205.デー
タ転送制御部B2O3は、インタフェース制御部A20
4、インタフェース制御部B207からの起動にもとづ
き、内周辺制御部配下の周辺装置107と主メモリ10
2との間または内周辺制御部配下の周辺装置107と他
周辺制御部との間のデータ転送を行う。データバッファ
A206.データバッファB209は周辺装置107か
らの読出しデータ、あるいは周辺装置107への書込み
データを一時保存するためのバッファである。
The peripheral control unit AlO3, the interface control unit A204 of the peripheral control unit B104, and the interface control unit B207 receive input/output instructions from the CPU101 and control the main memory 1.
Data transfer control unit A205.02 reads and decodes input/output control information from A205. Data transfer control unit 8
208 is activated. In addition, the end of input/output operation is
1. Report to Ol. Data transfer control unit A205. The data transfer control unit B2O3 is the interface control unit A20.
4. Based on the activation from the interface control unit B207, the peripheral devices 107 and the main memory 10 under the inner peripheral control unit
2 or between the peripheral device 107 under the inner peripheral control unit and other peripheral control units. Data buffer A206. The data buffer B209 is a buffer for temporarily storing data read from the peripheral device 107 or data written to the peripheral device 107.

第3図は入出力動作実行時の各モジュール間の動作フロ
ーを示したものである。
FIG. 3 shows the operational flow between each module when performing input/output operations.

情報処理装置に電源が投入されると、CPUl01、主
メモリ102、周辺制御部AlO3、周辺制御部B10
4、バス制御部105の全モジュールが初期設定される
(301)。この初期設定時には、バス5W203はデ
ータバス106が接続状態になるように設定される(3
02)。その後、CPUl0Iにおいて命令の実行が開
始される(303)。
When the information processing device is powered on, the CPU l01, main memory 102, peripheral control unit AlO3, peripheral control unit B10
4. All modules of the bus control unit 105 are initialized (301). At the time of this initial setting, the bus 5W203 is set so that the data bus 106 is connected (3
02). Thereafter, execution of the instruction is started in CPUl0I (303).

入出力動作を必要とする場合、入出力命令に先立ってメ
モリ書込み命令が発行され、CPU101はデータバス
106を介して主メモリ102に入出力制御情報を書込
んでおく (304)、その後1例えば周辺制御部Al
O3に対する入出力命令が発行されると、CPUl01
は周辺制御部AlO3に対し制御線210を介して入出
力動作の起動指示を行う(305)、周辺制御部AlO
3内のインタフェース制御部A204は、これにもとづ
きデータバス106を介して主メモリ102から入出力
制御情報を読出しく306)、入出力動作要求が内周辺
制御部AlO3と他周辺制御部B104の間のデータ転
送であるかあるいは主メモリ102と内周辺制御部Al
O3の間のデータ転送であるかを判断する(307)。
When an input/output operation is required, a memory write command is issued prior to the input/output command, and the CPU 101 writes input/output control information to the main memory 102 via the data bus 106 (304). Peripheral control unit Al
When an input/output command to O3 is issued, CPUl01
Instructs the peripheral control unit AlO3 to start the input/output operation via the control line 210 (305).
Based on this, the interface control unit A204 in the internal peripheral controller A204 reads input/output control information from the main memory 102 via the data bus 106 (306), and the input/output operation request is transmitted between the internal peripheral control unit AlO3 and the other peripheral control unit B104. data transfer between the main memory 102 and the inner peripheral control unit Al.
It is determined whether the data transfer is during O3 (307).

主メモリ102と内周辺制御部AlO3の間のデータ転
送の場合は、インタフェース制御部A204の指示にも
とづき、データ転送制御部A205は指定された周辺装
置107を起動し1周辺袋[107と主メモリ102と
の間でデータ転送を開始する(308)。即ち、周辺装
置107からの人力データは、データバッファA206
、データバス106を経由して主メモリ102に書込ま
れ、主メモリ102からの読出しデータは、データバス
106.データバッファA206を経由して周辺袋FV
1107に出力される。データ転送動作が終了すると、
データ転送制御部A205は入出力動作の結果(正常終
了/異常終了、異常終了の場合異常原因の情報)を主メ
モリ102に書込む(309)。その後、インタフェー
ス制御部A204はCPUl0Iに対し入出力動作終了
の割込みをあげる。
In the case of data transfer between the main memory 102 and the inner peripheral control unit AlO3, based on the instruction from the interface control unit A204, the data transfer control unit A205 starts the specified peripheral device 107 and transfers one peripheral device [107 and the main memory 102 (308). That is, the manual data from the peripheral device 107 is transferred to the data buffer A206.
, data bus 106 to the main memory 102, and read data from the main memory 102 via the data bus 106. Peripheral bag FV via data buffer A206
It is output to 1107. When the data transfer operation is finished,
The data transfer control unit A205 writes the result of the input/output operation (normal termination/abnormal termination, information on the cause of the abnormality in the case of abnormal termination) in the main memory 102 (309). Thereafter, the interface control unit A204 issues an interrupt to CPUl0I to end the input/output operation.

入出力動作要求が内周辺制御部AlO3と他周辺制御部
B104の間のデータ転送の場合は、内周辺制御部Al
O3のインタフェース制御部A204は1周辺制御部B
104のインタフェース制御部B207に対し周辺制御
部間のデータ転送開始のための起動指示を行うと同時に
、内周辺制御部AlO3が主メモリ102との間で他の
入出力動作にもとづくデータ転送中であるか否を判断す
る(310)、データ転送中であれば、該データ転送が
終了するまで周辺制御部間の入出力動作を待たせ、該デ
ータ転送が終了した時点で内周辺制御部AlO3をレデ
ィ状態にする。その後、周辺制御部r3104からレデ
ィ状態報告を待つ(311)。
If the input/output operation request is data transfer between the inner peripheral control unit AlO3 and other peripheral control unit B104, the inner peripheral control unit Al
O3 interface control unit A204 is 1 peripheral control unit B
At the same time, the internal peripheral control unit B207 instructs the interface control unit B207 of the 104 to start data transfer between the peripheral control units, while the internal peripheral control unit AIO3 is in the middle of data transfer based on other input/output operations with the main memory 102. If data is being transferred (310), input/output operations between the peripheral control units are made to wait until the data transfer is completed, and when the data transfer is completed, the inner peripheral control unit AlO3 is activated. Make it ready. Thereafter, it waits for a ready status report from the peripheral control unit r3104 (311).

一方1周辺制御部B104のインタフェース制御部B2
07は、周辺制御部AlO3のインタフェース制御部A
204からの起動指示を受けると。
On the other hand, the interface control unit B2 of the peripheral control unit B104
07 is the interface control unit A of the peripheral control unit AlO3
Upon receiving a startup instruction from 204.

内周辺制御部B104が主メモリ102との間でデータ
転送中であるか否を判断する(312)。
The inner peripheral control unit B104 determines whether data is being transferred with the main memory 102 (312).

データ転送中であれば、該データ転送が終了するまで周
辺制御部間の入出力動作を待たせ、該データ転送が終了
した時点で周辺制御部B104をレディ状態にし、イン
タフェース制御部A204ヘレデイ状態であることを報
告する。
If data is being transferred, input/output operations between the peripheral control units are made to wait until the data transfer is completed, and when the data transfer is completed, the peripheral control unit B104 is placed in the ready state, and the interface control unit A204 is placed in the ready state. Report something.

周辺制御部AlO3のインタフェース制御部A204は
、周辺制御部B104のインタフェース制御部B207
から周辺制御部B104がレディ状態であることの報告
を受け、内周辺制御部AlO3、他周辺制御部B104
共にレディ状態になったことを確認すると、バス制御部
105のバスSW制御部202に対しデータバス106
の切断指示を行う。バスSW制御部202は、これにも
とづきバス5W203に対しデータバス106の切断を
指示し、切断完了報告を周辺制御部AlO3のインタフ
ェース制御部A204に対し行う(313)。バス5W
203によりデータバス106が論理的に切断されると
、データバス106は独立な2本のバスとして動作可能
となる。
The interface control unit A204 of the peripheral control unit AlO3 is the interface control unit B207 of the peripheral control unit B104.
Upon receiving a report that the peripheral control unit B104 is in the ready state, the inner peripheral control unit AlO3 and other peripheral control units B104
After confirming that both are in the ready state, the data bus 106 is sent to the bus SW control unit 202 of the bus control unit 105.
Give cutting instructions. Based on this, the bus SW control unit 202 instructs the bus 5W203 to disconnect the data bus 106, and reports the completion of disconnection to the interface control unit A204 of the peripheral control unit AlO3 (313). Bus 5W
When the data bus 106 is logically disconnected by the data bus 203, the data bus 106 can operate as two independent buses.

周辺制御部AlO3のインタフェース制御部A204は
、データバス106の切断報告を受けて内周辺制御部A
lO3と他周辺制御部8104間のデータ転送動作を開
始する(314)、このデータ転送はデータ転送制御部
A205とデータ転送制御部B2O3との間の制御動作
により、周辺制御部AlO3下の周辺装置107→デー
タバツフアA 20 f3→データバス106→データ
バッファB209→周辺制御部B104の周辺装置10
7のルートあるいはその逆のルートで行われる。
The interface control unit A204 of the peripheral control unit AlO3 receives the report of disconnection of the data bus 106 and controls the internal peripheral control unit A.
A data transfer operation between IO3 and other peripheral control unit 8104 is started (314). This data transfer is performed by a control operation between data transfer control unit A205 and data transfer control unit B2O3, and the peripheral device under peripheral control unit AlO3 is transferred. 107→Data buffer A 20 f3→Data bus 106→Data buffer B209→Peripheral device 10 of peripheral control unit B104
7 route or vice versa.

他周辺制御部内のデータバッファにデータを転送すると
きのデータバッファのアドレスについては。
Regarding the address of the data buffer when transferring data to the data buffer in another peripheral control unit.

上位アドレスに周辺制御部のプロセッサ番号を付与する
方法、あるいは主メモリアドレスの延長としてデータバ
ッファアドレスを付与する方法等。
A method of assigning the processor number of the peripheral control unit to the upper address, or a method of assigning a data buffer address as an extension of the main memory address, etc.

がある。There is.

この周辺制御部103,104間のデータ転送中であっ
ても、CPU1.01と主メモリ102間のデータ転送
はデータバス106を介して同時に実行可能である。
Even during data transfer between the peripheral control units 103 and 104, data transfer between the CPU 1.01 and the main memory 102 can be executed simultaneously via the data bus 106.

周辺制御部103,104間のデータ転送が終了すると
1周辺制御部AlO3のインタフェース制御部A204
はバス制御部105のバスSW制御部202に対しデー
タバス106の接続を指示する。バスSW制御部202
は、これによりバス5W203に対してデータバス10
6の接続を動作せしめる(315)、周辺制御部AlO
3のインタフェース制御部A204はデータバス106
が接続状態になったことを確認すると、データ転送制御
部A205に対し入出力動作結果(正常終了/異常終了
、異常終了の場合原因の情報)の主メモリ102への書
込みを指示し、データ転送制御部A205はデータバス
106を介して該出力動作結果を主メモリ102へ書込
む(316)。
When the data transfer between the peripheral control units 103 and 104 is completed, the interface control unit A204 of one peripheral control unit AlO3
instructs the bus SW control unit 202 of the bus control unit 105 to connect the data bus 106. Bus SW control unit 202
This allows data bus 10 to be connected to bus 5W203.
6 connection (315), peripheral control unit AlO
The interface control unit A204 of No. 3 is connected to the data bus 106.
When it is confirmed that the is connected, it instructs the data transfer control unit A205 to write the input/output operation results (normal termination/abnormal termination, information on the cause in the case of abnormal termination) to the main memory 102, and transfers the data. The control unit A205 writes the output operation result to the main memory 102 via the data bus 106 (316).

この書込みが終了した後、インタフェース制御部A20
4はCI”’UIOIに対し入出力動作終了の割込みを
あげる。
After this writing is completed, the interface control unit A20
4 raises an interrupt for the end of input/output operation to CI'''UIOI.

〔発明の効果〕 以上説明したように1本発明によれば、周辺制御部間の
データ転送を、主メモリを経由しないで周辺制御部内に
設けたデータバッファを経由することにより実現すると
共に、CPU、主メモリのグループと複数の周辺制御部
のグループとの間でデータバスの切断/接続を実現する
ことにより、周辺制御部間のデータ転送とCPU−主メ
モリのデータ転送とを同時に実行可能であり、主メモリ
アクセストラヒックの軽減、データ転送の並列化による
システムスループットの向上を容易に実現することがで
きる。
[Effects of the Invention] As explained above, according to the present invention, data transfer between peripheral control units is realized by passing through a data buffer provided in the peripheral control unit without going through the main memory, and By disconnecting/connecting the data bus between a group of main memory and a group of multiple peripheral control units, it is possible to simultaneously execute data transfer between peripheral control units and data transfer between the CPU and main memory. This makes it easy to reduce main memory access traffic and improve system throughput by parallelizing data transfer.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の方式を適用した情報処理装置の一実施
例の全体構成図、第2図は第1図におけるバス制御部、
周辺制御部の詳細構成図、第3図は実施例における入出
力動作実行時の動作フローを示す図である。 101・・・CPU、   102・・・主メモリ、1
03.104・・・周辺制御部、 105・・・バス制御部、  106・・・データバス
、107・・・周辺装置、 201・・・バス割当制御
部。 202・・・バス割当制御部、 203・・・バスSW
、204.207・・・インタフェース制御部、205
.208・・・データ転送制御部、206.209・・
・データバッファ、210・・・制御線。
FIG. 1 is an overall configuration diagram of an embodiment of an information processing device to which the method of the present invention is applied, and FIG. 2 is a bus control section in FIG.
FIG. 3, a detailed configuration diagram of the peripheral control section, is a diagram showing the operational flow when input/output operations are executed in the embodiment. 101...CPU, 102...Main memory, 1
03.104... Peripheral control unit, 105... Bus control unit, 106... Data bus, 107... Peripheral device, 201... Bus allocation control unit. 202...Bus allocation control unit, 203...Bus SW
, 204.207...interface control unit, 205
.. 208...Data transfer control unit, 206.209...
- Data buffer, 210...control line.

Claims (1)

【特許請求の範囲】[Claims] (1)中央処理装置と主メモリと周辺装置を制御する複
数の周辺制御部とからなり、各々が同一バスに接続され
て、中央処理装置と主メモリ間、周辺制御部と主メモリ
間のデータ転送を上記バスを経由して行う情報処理装置
において、 中央処理装置、主メモリからなる第1グループと複数の
周辺制御部からなる第2グループとの間でバスの切断・
接続を制御する手段を設け、上記バス接続時には、中央
処理装置と主メモリ間のデータ転送あるいは周辺制御部
と主メモリ間のデータ転送を排他的に実行可能とし、上
記バス切断時には、中央処理装置と主メモリ間のデータ
転送および一方の周辺制御部と他方の周辺制御部間のデ
ータ転送を各々独立に実行可能としたことを特徴とする
データ転送制御方式。
(1) Consists of a central processing unit, main memory, and multiple peripheral control units that control peripheral devices, each connected to the same bus, and data between the central processing unit and the main memory, and between the peripheral control unit and the main memory. In an information processing device that performs transfer via the bus, there is a method for disconnecting and disconnecting the bus between a first group consisting of a central processing unit and main memory and a second group consisting of a plurality of peripheral control units.
A means for controlling the connection is provided, and when the bus is connected, data transfer between the central processing unit and the main memory or between the peripheral control unit and the main memory can be executed exclusively, and when the bus is disconnected, the central processing unit 1. A data transfer control method characterized in that data transfer between a main memory and a main memory and a data transfer between one peripheral control section and another peripheral control section can be executed independently.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0683752A (en) * 1992-06-19 1994-03-25 Teac Corp Composite storage device connected to host device
JP2007095025A (en) * 2005-08-30 2007-04-12 Ricoh Co Ltd Controller, image processing system, and data transfer method

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