JPH01142923A - 印字制御回路 - Google Patents

印字制御回路

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JPH01142923A
JPH01142923A JP62302515A JP30251587A JPH01142923A JP H01142923 A JPH01142923 A JP H01142923A JP 62302515 A JP62302515 A JP 62302515A JP 30251587 A JP30251587 A JP 30251587A JP H01142923 A JPH01142923 A JP H01142923A
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JP
Japan
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print information
data
print
control circuit
unnecessary
Prior art date
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Pending
Application number
JP62302515A
Other languages
English (en)
Inventor
Tetsukazu Takemura
竹村 哲一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、たとえばラインプリンタなどのプリンタに用
いられる印字制御回路に関する。
(従来の技術) 一般に、ドツトマドリスク方式を採用したプリンタにお
いては、画像メモリに記憶されたドツトパターンのその
ままを印字データとし°C1これを順次読出すことによ
りその印字動作が実行されるようなされている。
ところで、ドツトマドリスク方式を採用したプリンタと
して、たとえばラインプリンタなどの画像メモリから所
定のまとまりごとに読出された印字データに基づいて印
字を行うプリンタを考えた場合、画像メモリからプリン
タへの印字データ転送の際、たとえばブランクなどの印
字に不要なデータも共に転送されることから、その分無
駄なf−夕転送時間を要し、印字動作の高速化の妨げと
なる問題点を有していた。
(発明が解決しようとする問題点) 本発明は上述した問題点を解決するためのもので、メモ
リから読出された印字に不要な印字情報群を、たとえば
改行コードなどの所定のコードデータに置き換えて出力
することにより、データ転送時間の短縮化を図り、印字
動作の高速化を図ることのできる印字制御回路の提供を
目的としている。
[発明の構成] (問題点を解決するための手段) 本発明はこの目的を達成すべく、印字情報が格納された
メモリからその印字情報を所定のまとまりごとに順次読
出し印字制御を行う印字制御回路において、メモリから
所定のまとまりごとに順次読出された各印字情報群から
不要な印字情報群を検出する不要印字情報検出手段と、
この不要印字情報検出手段により検出された不要印字情
報群を所定のコードデータに置き換えて出力する制御手
段とを具備したものである。
(作 用) 本発明の印字vI111回路では、不要印字情報検出手
段がメモリから所定のまとまりごとに順次読出された各
印字情報群において不要な印字情報群を検出し、そして
制御手段が不要印字情報検出手段により検出された不要
印字情報群を所定のコードデータに置き換えて出力する
ので、データ転送時間を短縮することができ、印字動作
の高速化を図ることが可能となる。
(実施例) 以下、本発明の実施例を回向に基づいて詳細に説明する
第1図は本発明の一実施例の印字制御[uil路を用い
たプリンタ制m装置の構成を説明するためのブロック図
である。
同図において、1は印字データを記憶する画像メモリ、
2は画像メモリ1から順次1ラインごとの印字データの
読出しを行う画像メモリf、II m回路、3は画像メ
モリ1から 1ラインごとに順次読出された各印字デー
タからたとえば1ライン全てがブランクであるなどの印
字に不要な印字データを検出するブランク検出回路、4
はプリンタ5とのデータの入出力を行うインターフェー
ス部、6は以上の各構成部を包括的に制御するCPUで
ある。
次に、上述したブランク検出回路3の構成について説明
する。
第2図はこのブランク検出回路3を示す図であり、同図
において、RおよびAはそれぞれ画像メモリ制御回路2
から画像メモリ1に出力されるデータリード信号および
アドレス信号、Dは画像メモリ1から読出される印字デ
ータである。また7は画像メモリ1から読出された 1
ライン分の印字データDを入力してブランク発生を検出
するためのORゲートで、その出力がrOJレベルのと
きブランク発生を意味する。また8はORゲート7の出
力をデータリード信号Rと同時に取込みブランク発生の
検出結果を保持するためのDフリップ70ツブである。
次に、このプリンタ制御装置の動作について説明する。
まず、CPtJ6から画像メモリ制御回路2に印字デー
タ読出しの指示がなされ、これにより画像メモリ制御回
路2は画像メモリ1からの1ラインごとの印字データの
読出しを開始する。
そして画像メモリ1から読出された 1ライン分の印字
データは、ブランク検出回路3に人力される。
このブランク検出回路3の作用について説明すると、D
フリップフロップ8は1ラインのデータ読出しごとにク
リアされてQ端子の出力が「0」レベルとされており、
これによりORゲート7の出力レベルは画像メモリ1か
ら読出された印字データによって決定される。すなわち
、画像メモリ1から読出された印字データが「1」レベ
ルのときはORゲート7から「1」レベルが、また印字
データが「0」レベルのときはORゲート7からrOJ
レベルがそれぞれDフリップフロップ8のD端子に入力
されることになる。したがって、Dフリップフロップ8
の保持する出力レベルは、1回でもそのD端子に「1」
レベルが入力されるとクリア信号が人力されるまでの間
「1」レベルを保持し続けることから、1ill像メモ
リ1からの1ライン分の印字データ読出しにおいてその
全てがブランクであった場合は結果的にクリアされた状
態のままrOJレベルとなる。
以上の作用により、このブランク検出回路3において、
画像メモリ1より順次1ラインごとに読出された各印字
データから、1ライン全てがブランク(改行)からなる
印字データが検出される。
そして1ラインにおける最後のドツトが読出された後、
CPU6は、ブランク検出回路3におけるDフリップフ
ロップ8の出力レベルを調べ、これが「0」レベルであ
ったとき、プリンタ5において解釈可能なたとえば改行
コードなどの所定のコードデータに変換し、プリンタ5
への出力をインターフェース部4に指示する。そしてこ
の後プリンタ5は入力されたコードデータを解釈して改
行を実行する。
かくしてこの実施例装置によれば、画像メモリ1から順
次1ラインごとに読出された各印字データから1ライン
全てがブランクである印字データを検出して、これを改
行コードなどの所定のコードデータに置き換えてプリン
タ5に出力するようにしたので、印字の際転送すべき印
字データ量を大幅に低減させることができ、高速印字の
実現を図ることができる。
なお、以上説明したプリンタ制御装置は、画像メモリ1
から 1ラインごとの印字データを読出して印字動作を
制御するものであるが、本発明はこれに限定されるもの
ではなく、その他所室のまとまりをひとつのデータ転送
単位として印字動作を制御するプリンタ制御装置におい
ても同様に応用でき、これによりたとえばスキップコー
ドなどを用いて所定ドツト数の飛越しを行うような印字
動作の制御も可能となる。
[発明の効果] 以上説明したように本発明の印字制御回路によれば、デ
ータ転送時間を短縮することができ、印字動作の高速化
を図ることが可能となる。
【図面の簡単な説明】
第1図は本発明の一実施例の印字制御回路を用いたプリ
ンタ制御装置の構成を説明するためのブロック図、第2
図は第1図のプリンタ制m”A置におけるブランク検出
回路を示す回路図である。 1・・・画像メモリ、2・・・画像メモリ制御[’l路
、3・・・ブランク検出回路、4・・・インターフェー
ス部、5・・・プリンタ、6・・・cpu。 出願人      株式会社 東芝 代理人 弁理士  須 山 佐 − ヨツ―jコ =;=1 第2 Q

Claims (2)

    【特許請求の範囲】
  1. (1)印字情報が格納されたメモリからその印字情報を
    所定のまとまりごとに順次読出して印字制御を行う印字
    制御回路において、前記メモリから所定のまとまりごと
    に順次読出された各印字情報群から不要な印字情報群を
    検出する不要印字情報検出手段と、この不要印字情報検
    出手段により検出された不要印字情報群を所定のコード
    データに置き換えて出力する制御手段とを具備したこと
    を特徴とする印字制御回路。
  2. (2)前記不要な印字情報がブランクである特許請求の
    範囲第1項記載の印字制御回路。
JP62302515A 1987-11-30 1987-11-30 印字制御回路 Pending JPH01142923A (ja)

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JP62302515A JPH01142923A (ja) 1987-11-30 1987-11-30 印字制御回路

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JP62302515A JPH01142923A (ja) 1987-11-30 1987-11-30 印字制御回路

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JPH01142923A true JPH01142923A (ja) 1989-06-05

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