JPH01137324A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、表示制御技術さらにはマルチウィンドウ制
御方式に適用して特に有効な技術に関し、例えばグラフ
ィック・コントローラのような表示制御装置に利用して
有効な技術に関する。

〔従来の技術〕

従来、例えばグラフィック表示システムにおいて、表示
画面上に複数のウィンドウを表示させるマルチウィンド
ウ制御方式として、ソフトウェアウィンドウ方式とハー
ドウェアウィンドウ方式とが提案されている。

こめうち、ハードウェアウィンドウ方式は、表示コント
ローラＬＳＩにマルチウィンドウ制御機能を持たせたも
のである。また、ソフトウェアウィンドウ方式は、フレ
ームバッファ内で矩形領域のデータを転送スるピットブ
ロックトランスフ了と呼ばれる機能を、ソフトウェアで
実行してマルチウィンドウ表示させるものである（マル
チウィンドウ制御に関しては、日経マグロウヒル社発行
、１９８６年７月１４日号（Ｎ１３９９　）第１１５頁
〜１３２頁参照）。

〔発明が解決しようとする問題点〕

従来のマルチウィンドウ制御にあっては、／１−ドウェ
ア方式の方が表示速度は早いが、ウィンドウの優先順位
が固定であるなど表示画面上での表示の自由度が低い。

一方、ソフトウェア方式は、ビットマツプメモリの所定
領域にベース画面やウィンドウ画面を構成するデータを
夫々格納した後に、更に、ペース画面領域にウィンドウ
画面を構成するデータをブロック転送して重ね合わせる
というような、データのブロック転送による表示画面領
域の書き換え処理が必要ときれる。これにより、ソフト
ウェア方式はウィンドウ数が多いなど表示画面の自由度
は高いが表示速度が非常に遅いという問題点があった。

この発明の目的は、表示画面の自由度が高く、しかも高
速表示可能なマルチウィンドウ制御技術を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、表示画面上での複数のウィンドウ表示領域を
個別的に設定する複数の領域設定レジスタを有しそれら
レジスタで指定される領域内に表示画面上での表示位置
が含まれるかを逐次釜ウィンドウ毎に判別するウィンド
ウ管理回路を設けると共に、各ウィンドウの表示優先度
を設定するための複数個の優先度設定レジスタを有しそ
れら優先度設定レジスタの内容と前記ウィンドウ管理回
路の判定結果とに基づいて前記表示位置を含むと判別さ
れたウィンドウの中から優先度の高いウィンドウを判定
するウィンドウ表示優先指定回路を設ける。優先度が高
いと判定されたウィンドウに対応する表示アドレスの出
力に関しては、前記ウィンドウ管理回路の判定結果に基
づいて表示位置を含むと判別された各ウィンドウに対し
てアドレス演算を行い、それら演算結果のうち、前記ウ
ィンドウ表示優先指定回路によって優先度が高いと判定
されたウィンドウに対応するものだけをフレームバッフ
ァに選択的に出力する。また、前記ウィンドウ表示優先
指定回路によって優先度が高いと判定されたウィンドウ
に対応表示アドレスの演算だけを選択的に実行するよう
にしてその演算結果アドレスを７レームバツフアに供給
することもできる。

〔作用〕 上記した手段によれば、領域設定レジスタや優先度設定
レジスタの設定内容を変更するだけで、ウィンドウの表
示位置や大きさおよび表示内容さらには重なり部分での
表示優先順位の変更などを行なえるようになり、これに
よって、表示画面の自由度が高くしかも高速でマルチウ
ィンドウ制御を行なえるようにするという上記目的を達
成することができる。

〔実施例〕

第１図に示される表示制御装置は、特に制限されないが
、表示画面上にｎ個のウィンドウを表示し制御できるよ
うにするため、ｎ個のウィンドウ管理回路ＷＮＤ、〜Ｗ
ＮＤｎが設けられている。

各ウィンドウ管理回路ＷＮ　Ｄ、〜Ｗ　Ｎ　Ｄ　ｎは、
表示画面上でのウィンドウ表示領域を任意に設定可能と
するため、それぞれ画面上での水平方向の開始位置を指
定する開始アドレスレジスタと、水平方向の終了位置を
指定する終了アドレスレジスタと、同じく垂直方向の開
始位置を指定する開始アドレスレジスタと、垂直方向の
終了位置を指定する終了アドレスレジスタを有し、更に
、それらレジスタで指定されるウィンドウ表示領域内に
表示画面上での表示位置が含まれるかを逐次モ］別する
ために、アドレス比較用のコンパレータを備える。

各ウィンドウ管理回路ＷＮＤ、〜ＷＮＤｎには、画面上
での水平方向の表示位置を示す水平カウンタ１０および
垂直方向の表示位置を示す垂直カウンタ１２からの信号
が供給され、内部のコンパレ−夕が、上記アドレスレジ
スタの値と供給されたカウント値とを比較し、表示位置
が自己のウィンドウ内に入った場合、および表示位置が
自己のウィンドウから外れたときにそれぞれ一致検出信
号を出力する。

各ウィンドウ管理回路ＷＮＤ、〜Ｗ　Ｎ　Ｄ　ｎから出
力された検出信号は、複数のウィンドウが重なっている
場合いずれのウィンドウの優先度が最も高いか、つまり
重複部分についていずれのウィンドウの表示データを表
示させるか判定するウィンドウ表示優先度指定回路１４
に供給される。ウィンドウ表示優先度指定回路１４は、
各ウィンドウ管理回路ＷＮＤ、〜Ｗ　Ｎ　Ｄ　ｎからの
表示開始の検出信号を受けると、そのウィンドウに対応
するアドレス演算部ＷＡＬ＋　（１：＝ｌ　ｌ　２　＋
”・＋　’　）に演算開始信号ＳＴｉを出力する。また
、ウィンドウ表示優先度指定回路１４内には、各ウィン
ドウの優先度を設定する優先度指定レジスタが設けられ
、予めＣＰＵによりこのレジスタに設定された優先度に
従ってウィンドウの制御を行なう。

すなわち、ウィンドウ表示優先度指定回路１４は、同時
に複数のウィンドウ管理回路から表示開始信号が入って
来ても、そのうち最も優先度の高いウィンドウに対応し
たアドレス演算部Ｗ　Ａ　Ｌ　ｉの出力ゲートＧｉを開
くような制御信号Ｃｉを出力する。すると、開かれた出
力ゲートＧｉを通って内部バスＢＵＳ上に出力されたア
ドレスは、所定のウィンドウのデータをリードアクセス
するための表示アドレスとしてＩ１０インタフェース回
路ＩＮＴ、を介して外部へ出力され、フレームバッファ
（図示せず）などに供給される。

この実施例では、特に制限されないが、上記表示アドレ
スと共に、ウィンドウ表示優先度指定回路１４で形成さ
れた優先度のレベルを示す信号や出力中の表示アドレス
がいずれのウィンドウに属するか示すウィンドウ番号も
外部へ出力できるようにされている。これにより、複数
の表示制御装置を含んでマルチウィンドウ表示制御を行
うシステムにおいては、各表示制御装置から出力される
優先度レベルやウィンドウ番号に基づいて外部回路（図
示せず）が何れの表示制御装置の出力を採用するかを容
易に制御することができる。

ウィンドウ表示優先度指定回路１４における優先度レジ
スタによる優先度の設定方式としては、ウィンドウと同
じ数（ｎ個）のレジスタを用意し、予めそれらのレジス
タに優先順位をつけておいて、各レジスタ内にウィンド
ウ番号を設定することで各ウィンドウに優先度を与える
方式と、各ウィンドウに１対１で対応されたレジスタを
設けておいて、各々のレジスタに優先度レベルを示すコ
ードを設定しておく方式とが考えられる。各優先度レジ
スタにはＣＰＵ側のＩ１０インタフェース回路ＩＮＴ、
を介してＣＰＵが予めウィンドウ番号または優先度レベ
ルを設定するように構成される。

尚、前記各ウィンドウ管理回路ＷＮＤ、〜Ｗ　Ｎ　Ｄ　
ｎにおけるウィンドウ表示領域の設定、更には、前記各
アドレス演算部ＷＡＬ、〜ＷＡＬｎｉおける表示スター
トアドレスやメモリ幅などの演算定数の初期設定はＩ１
０インタフェース回路ＩＮＴ２を介してＣＰＵが行うよ
うになっている。

第２図には、上記優先度設定方式のうち優先順位付けさ
れたレジスタにウィンドウ番号を設定する方式を採用し
たウィンドウ表示優先度指定回路１４の一構成例が示さ
れている。

すなわち、第２図に符号ＰＲＧ、〜Ｉ’ＲＧｎで示され
ているのが、優先順位づけされた優先度レジスタである
。各優先度レジスタＰＲＧ、〜ＰＲＧｎ内には、最も優
先的に表示させたいウィンドウから順番にそのウィンド
ウ番号を入れておく。そして、各優先度レジスタＰＲＧ
、〜Ｐ　ＲＯｎ内のウィンドウ番号をデコーダＤＥＣ，
〜ＤＥＣｎでデコードすることにより、各デコーダの出
力信号のうちウィンドウ番号に対応した一つの信号のみ
がハイレベルにされる。各デコーダＤＥＣ，〜ＤＥＣｎ
の出力信号は、制御信号およびステータス信号形成ロジ
ック１６０入力信号とされている。

一方、ウィンドウ表示優先度指定回路１４内には、各ウ
ィンドウに対応してフリップフロップからなるフラグＰ
Ｇ、〜Ｆ　Ｇ　ｎが設けられており、これらの７ラグＦ
Ｇ、〜Ｆ　Ｇ　ｎは、前記ウィンドウ管理回路ＷＮＤ、
〜Ｗ　Ｎ　Ｄ　ｎからの表示開始信号および表示終了信
号によってセットされたり、リセットされたりするよう
忙なっている。各７ラグは対応するウィンドウの表示開
始信号によって出力が論理値″０”に対応するロウレベ
ルにされると、表示終了信号が入って来るまでロウレベ
ルを保持する。これらの７ラグＦＧ、〜Ｆ　Ｇ　ｎの出
力信号は、特忙制限されないが、ウィンドウアドレス演
算部ＷＡＬ、〜Ｗ　Ａ　Ｌ　ｎに対して演算開始信号Ｓ
Ｔ、〜ＳＴｎとして供給され、当該演算開始信号がロウ
レベルの間、対応するウィンドウの表示アドレスの演算
が継続される。従って、複数のウィンドウが重なってい
る部分では、それら各ウィンドウ毎に所定の表示アドレ
スの演算が実行されることになる。

上記実施例では、フラグＰＧ、〜Ｆ　Ｇ　ｎの出力が上
記デコーダＤＥＣ，〜ＤＥＣｎの出力と共Ｋ、上記制御
信号及びステータス信号形成ロジック１６に供給され、
アドレス演算部ＷＡＬ、〜Ｗ　Ａ　Ｌ　ｎで演算中のア
ドレスのうち、表示アドレスとじて出力すべきものを決
定するために使用される。すなわち、フラグＦＧ、〜Ｆ
Ｇ、の出力から演算実行中のウィンドウを知り、優先度
レジスタＰＲＧ。

〜Ｐ　ＲＧ　ｎの情報からその中で最も優先度レベルの
高いウィンドウ番号を見つけ、それに対応した演算部の
出力ゲートＧ　ｉを開かせるような制御信号Ｃｉを出力
するようにされている。しかも、そのとき出力している
表示アドレスの属するウィンドウの番号を選択して出力
するとともに、デコーダの出力に基づいてそのウィンド
ウの優先度レベルをも出力するようＫされている。

第３図には、−例として３つのウィンドウｌ。

ｍ、ｎを用意し、それを優先度レベルが１３」と「２１
とｒ５１の優先度レジスタに設定した場合（ただし数字
が大きいほど優先度が高いとする）の表示型なり部分で
の各種制御信号および表示アドレスの出力状態を示す。

各ウィンドウに対応するフラグは、ウィンドウ管理回路
ＷＮＤ、〜Ｗ　Ｎ　Ｄ　ｎ内のコンパレータの出力によ
って、セットまたはリセットされる。フラグがセット状
態にされてその出力信号がロウレベルにされている間、
対応するアドレス演算部での表示アドレスの演算が継続
される。そして、複数の演算部で同時に演算が行なわれ
るとき、言い換えるなら、複数のウィンドウが重なって
いる場合には、最も優先レベルの高いウィンドウ（実施
例ではｎ＞ｌ＞ｍの順位）に対応するものが選択されて
、表示アドレスとして出力される。

次に、前記デコーダＤＥＣ，〜ＤＥＣｎと制御信号及び
ステータス信号形成ロジック１６とを含む回路構成の一
例を第４図（５）、（Ｂ）に基づいて説明する。

第４図（５）、　（Ｂｌに示される回路は、特に制限さ
れないが、表示画面上に最大４個のウィンドウを表示制
御するシステムに適用されるものであり、ランダムロジ
ック回路によって構成される。第４図（５）、　（Ｂ）
に基づく説明では、特に制限されないが、ＣＰＵから供
給される３ビツトのデータＢ　’ｗＶ　Ｄ　０〜ＢＷＤ
、によってウィンドウ番号が指定される。

即ち、ＢＷＤｏ　、ＢＷＤ、、ＢＷＤ、が“１”。

“０”、“０″のときウィンドウ】の指定を意味し、Ｂ
ＷＤｏ、ＢＷＤ、、ＢＷＤ、が“０”、“１”。

“０″のときウィンドウ２の指定を意味し、ＢＷＤｏ。

ＢＷＤ、、ＢＷＤ、が“１″、“１”　１１ｏ”のとき
ウィンドウ３の指定を意味し、ＢＷＤｏ。

ＢＷＤ、、ＢＷＤ、が“Ｏ”、“０″、“１″のときウ
ィンドウ４の指定を意味し、それ以外のビットの組合せ
はウィンドウ表示を行わないことを意味する。これら３
ビツトのデータＢＷＤ０　。

ＢＷＤ、、ＢＷＤ、は、ウィンドウ番号に応じた符号の
組合わせをもって４つの優先度レジスタＰＲＧ、〜Ｐ　
Ｒ０４Ｋ夫々設定される。ここで、優先度レジスタＰＲ
Ｇ、〜ＰＲＧ４は前記説明と同様に予め優先順位付けさ
れていて、ＰＲＧ、からＰＲＧ、の順番に従って順次優
先順位が高くされる。以下優先度°レジスタＰＲＧ、に
割当られている優先順位を優先度レベル１、優先度レジ
スタＰＲＧ、に割当られている優先順位を優先度レベル
２、優先度レジスタＰＲ０３に割当られている優先順位
を優先度レベル３、優先度レジスタＰＲＧ４に割当られ
ている優先順位を優先度レベル４と記す。

第４図（５）において１８は、前記４つの優先度レジス
タＰＲＧ、〜ＰｒＬＧ４の設定データと、演算開始信号
ＳＴ、〜ＳＴ４とに基づいて、アドレス演算を行うべき
ウィンドウとそのウィンドウの優先度レベルとの関係を
得るためのデコード部である。

このデコード部１８において、優先度レジスタＰＲＧ、
及びＰＦＬＧ４に対応する上半分は、優先度レベル３又
は優先度レベル４として設定されているウィンドウ番号
、さらには、そのウィンドウ番号の内でアドレス演算の
開始が指示されているものを解読するための構成である
。この上半分の構成における解読出力信号は、Ｐ、Ｗ、
、Ｐ、Ｗ、。

Ｐ３Ｗ、、Ｐ、Ｗ、、Ｐ、Ｗ３．Ｐ、Ｗ３．Ｐ、Ｗ、。

Ｐ４Ｗ４の８種類とされる。これら解読出力信号ＰｍＷ
ｎ（ｍ＝３．４、ｎ＝１１２，３１４）は、特に制限さ
れないが、そのノ・イレペルによって、優先度レベルｍ
としてウィンドウｎが設定され且つそのウィンドウｎに
対してアドレス演算の開始が指示されていることを意味
する。このような解読論理は、特に制限されないが、優
先度レジスタＰＲＧ、及びＰＲＧ４の設定データを各ビ
ット毎に所定のタイミングで出力するクロックドインバ
ータアレイ２０と、クロックドインバータアレイ２０か
ら供給されるビットデータを夫々相補レベルのデータに
変換するインバータアレイ２２と、インバータアレイ２
２の出力の内所定の３つのデータと前記演算開始信号Ｓ
Ｔ、〜ＳＴ、の反転レベル信号の内の所定の１つを４人
力とする８個のナントゲート回路を含むナンドゲートア
レイ２４と、ナンドゲートアレイ２４の出力を所定のタ
イミングで次段に供給するクロックドインバータアレイ
２６によって構成される。例えば、解読出力信号ｐ、ｗ
、を形成するナントゲート回路２８は、ウィンドウ１に
対応する演算開始信号ＳＴ、の反転レベル信号と、夫々
優先度レジスタＰＲＧ３に設定されているビットＢＷＤ
ｏと同じレベルの信号、ピッ）ＢＷＤ、の反転レベル信
号、及びビット１３ＷＤ、の反転レベル信号とが入力さ
れる。したがって、ナントゲート回路２８に入力される
４つの入力信号が全てハイレベルにされたとき、言い換
えるなら、優先度レジスタＰ几Ｇ３にウィンドウ１が設
定されていて（ＢＷＤｏ＝　１．ＢＷＤ。

＝Ｑ　、ＢＷＤ２＝Ｏ）、且つ、ウィンドウ１に対して
演算開始指示が４えもれるとき（ＳＴ、＝Ｏ）、ナント
ゲート回路２８の出力信号がロウレベルにされて、解読
出力信号Ｐ、Ｗ、がアクティブレベルとしてのハイレベ
ルにされる。

デコード部１８において、優先度レジスタＰＲＧ。

及びＰＲＧ、に対応する下半分は、優先度レベル１又は
優先度レベル２として設定されているウィンドウ番号、
さらには、そのウィンドウ番号の内でアドレス演算の開
始が指示されているものを解読するための構成である。

この下半分の構成は前記上半分の構成と同様の論理を有
し、ｐ、ｗ、。

Ｐ、Ｗ、、Ｐ、Ｗ、、Ｐ！Ｗ、、Ｐ、Ｗ、、Ｐ、Ｗ、。

ｐ、ｗ４．ｐ、ｗ４の８種類の解読出力信号を形成する
。これら解読出力信号ＰｍＷｎ　（ｍ＝１．２、ｎ＝１
．２，３．４）は、上記同様、そのノ・イレペルによっ
て、優先度レベルｍとしてウィンドウｎが設定され且つ
そのウィンドウｎに対してアドレス演算の開始が指示さ
れていることを意味する。

このような解読論理は、上記同様、優先度レジスタＰＲ
Ｇ、及びＰＲＧ２の設定データを各ビット毎に所定のタ
イミングで出力するクロックドインバータアレイ２０と
、クロックドインバータアレイ２０から供給されるビッ
トデータを夫々相補レベルのデータに変換するインバー
タアレイ３０と、インバータアレイ３０の出力の内所定
の３つのデータと前記演算開始信号８Ｔ、〜ＳＴ４の反
転レベル信号の内の所定の１つとを４人力とする８個の
ナントゲート回路を含むナンドゲートアレイ３２と、ナ
ンドゲートアレイ３２の出力を所定のタイミングで次段
に供給するクロックドインバータアレイ３４によって構
成される。

第４図（Ｂ）において３６は、前記１６棟類の解読出力
信号ｐ８ｗ、、ｐ、ｗ、、ｐ、ｗ、、ｐ４ｗ、。

Ｐ、Ｗ、、Ｐ、Ｗ３．Ｐ、Ｗ、、Ｐ４Ｗ、、Ｐ、Ｗ、。

Ｐ、Ｗ、、Ｐ、Ｗ、、Ｐ、Ｗ、、Ｐ、Ｗ３．Ｐ、Ｗ、。

Ｐ、Ｗ、、Ｐ、Ｗ４に基づいて、表示すべきウィンドウ
の優先度レベルに対応する優先度レベル指示信号を形成
するための論理部である。

この論理部３６において、ノアゲート回路３８は前記解
読出力信号ｐ４ｗ、、ｐ、ｗ、、ｐ４ｗ、。

ｐ４ｗ、を４人力として、倒れかの入力がノ・イレペル
にされるときにロウレベルの信号を出力する。

即ち、アドレス演算すべき何れかのウィンドウに優先度
レベル４が設定されているときにロウレベルの信号を出
力する。また、ノアゲート回路４０は前記解読出力信号
ｐ８ｗ、、ｐ８ｗ、、ｐ、ｗ３゜ｐ、ｗ４を４人力とし
て、何れかの入力がハイレベルにされるときにロウレベ
ルの信号を出力する。

即ち、アドレス演算すべき何れかのウィンドウに優先度
レベル３が設定されているときにロウレベルの信号を出
力する。インバータ４２は前記ノアゲート回路３８の出
力信号の反転レベルの信号を優先度レベル指示信号ＰＲ
，として出力する。優先度レベル指示信号ＰＲ，は、そ
のノ・イレペルによって、表示すべきウィンドウが優先
度レベル４であることを意味する。ノアゲート回路４４
は、前記ノアゲート回路３８の出力信号の反転レベル信
号とノアゲート回路４０の出力信号の正転レベル信号と
を２人力とし、インバータ４６はそのノアゲート回路４
４の出力信号の正転レベル信号を優先度レベル指示信号
ＰＲ，ｌとして出力する。優先度レベル指示信号ＰＲ３
は、そのノ・イレペルによって、表示すべきウィンドウ
が優先度レベル３であることを意味する。前記ノアゲー
ト回路４４の出力がハイレベルにされるための条件は、
前記ノアゲート回路３８の出力がノ・イレベルで、前記
ノアゲート回路４０の出力がロウレベルにされることで
ある。言い換えるなら、優先度レベル３として設定され
た何れかのウィンドウに関して演算開始が指示され、且
つ優先度レベル４としては何れのウィンドウに関しても
演算開始が指示されていないことである。したがって、
優先度レベル３として設定された何れかのウィンドウに
関して演算開始が指示され、且つ優先度レベル４として
設定された何れかのウィンドウに関しても演算開始が指
示されているときは、より優先度の高い優先度レベル４
に関してのみその優先度レベル指示信号ＰＲ，がハイレ
ベルにされ、優先度レベル指示信号ＰＲ３はロウレベル
にされる。

前記論理部３６において、ノアゲート回路３８の出力の
正転レベル信号と、ノアゲート回路４０の出力の正転レ
ベル信号とを２人力とするナントゲート回路４８は、そ
のノ・イレペル出力によって、優先度レベル３又は優先
度レベル４の選択を指示する。

前記論理部３６において、ノアゲート回路５０は前記解
読出力信号ｐ、ｗ、、ｐ、ｗ、、ｐ、ｗ、。

ｐ、ｗ４を４人力として、何れかの入力がノ・イレペル
にされるときにロウレベルの信号を出力する。

即ち、アドレス演算すべき何れかのウィンドウに優先度
レベル２が設定されているときにロウレベルの信号を出
力する。また、ノアゲート回路５２は前記解読出力信号
Ｐ、Ｗ、、Ｐ、Ｗ、、Ｐ、Ｗ３゜Ｐ、Ｗ４を４人力とし
て、何れかの入力がノ・イレペルにされるときにロウレ
ベルの信号を出力する。

即ち、アドレス演算すべき何れかのウィンドウに優先度
レベル１が設定されているときにロウレベルの信号を出
力する。ノアゲート回路５４は、前記ナントゲート回路
４８の出力と前記ノアゲート回路５０の出力信号の正転
レベルの信号とを２人力とし、インバータ５６はそのノ
アゲート回路５４の出力信号の正転レベル信号を優先度
レベル指示信号ＰＦｔ、として出力する。優先度レベル
指示信号ＰＲ，は、そのハイレベルによって、表示すべ
きウィンドウが優先度レベル２であることを意味する。

ノアゲート回路５８は、前記ノアゲート回路５０の出力
信号の反転レベル信号とノアゲート回路５２の出力信号
の正転レベル信号と前記ナントゲート回路４８の出力信
号とを３人力とし、インバータ６０ぼそのノアゲート回
路５８の出力信号の正転レベル信号を優先度レベル指示
信号ＰＲ，として出力する。優先度レベル指示信号ＰＲ
１は、そのハイレベルによって、表示すべきウィンドウ
が優先度レベル１であることを意味する。前記ノアゲー
ト回路５４の出力がハイレベルにされるための条件は、
前記ナントゲート回路４８の出力がロウレベルで、前記
ノアゲート回路５０の出力がロウレベルにされることで
ある。言い換えるなら、優先度レベル２として設定され
た何れかのウィンドウに関して演算開始が指示され、且
つ優先度レベル４又は優先度レベル３としては何れのウ
ィンドウに関しても演算開始が指示されていないことで
ある。したがって、そのようなときにはじめて、優先度
レベル３及び４よりも優先度が低い優先度レベル２に関
しての優先度レベル指示信号ＰＲ，がハイレベルにされ
る。一方、前記ノアゲート回路５８の出力がハイレベル
にされるための条件は、前記ナントゲート回路４８の出
力がロウレベルで、しかも前記ノアゲート回路５０の出
力がハイレベルとされ、且つ、前記ノアゲート回路５２
の出力がロウレベルにされることである。言い換えるな
ら、優先度レベル４又は優先度レベル３としては何れの
ウィンドウに関しても演算開始が指示されていない状態
で、優先度レベル−として設定された何れかのウィンド
ウに関して演算開始が指示され、且つ優先度レベル２と
しては何れのウィンドウに関しても演算開始が指示され
ていないことである。したがって、優先度が最も低い優
先度レベル１として設定された何れかのウィンドウに関
してのみ演算開始が指示されている場合にだけ、優先度
レベル１に関しての優先度レベル指示信号ＰＲ，がハイ
レベルにされる。

前記優先度レベル指示信号ＰＲ，，，ＰＲ，、ＰＲ３゜
ＰＲ，は、特に制限されないが、第４図（Ｂｌに示され
るデコード部６２を介して３ビツトの優先度レベルデー
タＰＲＮｏ　、ＰＲＮ、、ＰＦＬＮｔに変換されて出力
される。ここで、デコード部６２の論理に依れば、ＰＲ
Ｎ、、ＰＲＮ、、ＰＲＮ、が“１”。

“１′、“０°”のとき優先度レベル４を意味し、ＰＲ
Ｎｏ、ＰＲＮ、、ＰＲＮ、が“０”、°“０”。

“１”のとき優先度レベル３を意味し、ＰＲＮｏ、　　
　　“ＰＩ（Ｎ、　、ＰＲＮ、が“１”、“０”、“１
”のとき優先度レベル２を意味し、ＰＲＮｏ、ＰＲ，Ｎ
、。

ＰＲＮ、が“０”、“、“１”のとき侵先度ル ベル１を意味する。

第４図（Ｂｌにおいて６４は、前記デコード部１８の出
力信号と前記論理部３６の出力信号とに基づいてアドレ
ス出力ゲート制御信号Ｃ７〜Ｃ４を形成するデコード部
である。このデコード部６４は、ウィンドウアドレスの
演算開始が指示されるウィンドウの内殻も優先度の高い
ウィンドウに対応する表示アドレスの出力制御を行う。

このデコード部６４には、８個の２人力型アンドゲート
回路によって構成されるアンドゲートアレイ６６と、ア
ンドゲートアレイ６６に含まれるアンドゲート回路の出
力信号を順次２人力とするノアゲート回路６８，７０，
７２．７４によって構成されるノアゲートアレイ７６が
含まれる。アンドゲートアレイ６６に含まれるアンドゲ
ート回路の一方の入力端子には、前記解読出力信号ｐ３
ｗ、。

Ｐ４Ｗ　　、Ｐ　　Ｗ　　、Ｐ４Ｗ、、Ｐ３Ｗ、、Ｐ、
Ｗ３゜ｌ　　　　　　３．　　！ Ｐ３Ｗ、、Ｐ４Ｗ４が供給され、またそれらアンドゲー
ト回路の他方の入力端子には、前記優先度レベル指示信
号ＰＲ８，ＰＲ，が供給される。したかって、ノアゲー
ト回路６８は、ウィンドウアドレス演算の開始が指示さ
れているウィンドウの内で優先度レベル３又は４として
設定されたウィンドウ１が最も優先度レベルが高い場合
にロウレベルにされ、ノアゲート回路７０は、ウィンド
ウアドレス演算の開始が指示されているウィンドウの内
で優先度レベル３又は４として設定されたウィンドウ２
が最も優先度レベルが高い場合にロウレベルにされ、ノ
アゲート回路７２は、ウィンドウアドレス演算の開始が
指示されているウィンドウの内で優先度レベル３又は４
として設定されたウィンドウ３が最も優先度レベルが高
い場合にロウレベルにされ、ノアゲート回路７４は、ウ
ィンドウアドレス演算の開始が指示されているウィンド
ウの内で優先度レベル３又は４として設定されたウィン
ドウ４が最も優先度レベルが高い場合にロウレベルにさ
れる。

同様に前記デコード部６４には、８個の２人力型アンド
ゲート回路によって構成されるアンドゲートアレイ７８
と、アンドゲートアレイ７８に含まれるアンドゲート回
路の出力信号を順次２人力とするノアゲート回路８０，
８２，８４．８６によって構成されるノアゲートアレイ
８８が含まれる。アンドゲートアレイ７８に含まれるア
ンドゲート回路の一方の入力端子には、前記解読出力信
号Ｐ、Ｗ、　、　Ｐ、Ｗ、　、　Ｐ、Ｗ、　、　Ｐ、Ｗ
、　、　Ｐ、Ｗ、。

ｐ、ｗ３．ｐ、ｗ、、ｐ、ｗ、が供給され、またそれら
アンドゲート回路の他方の入力端子には、前記優先度レ
ベル指示信号ＰＲ，，ＰＲ，が供給される。したがって
、ノアゲート回路８０は、ウィンドウアドレス演算の開
始が指示され【いるウィンドウの内で優先度レベル１又
は２として設定されたウィンドウ１が最も優先度レベル
が高い場合にロウレベルにされ、ノアゲート回路８２は
、ウィンドウアドレス演算の開始が指示されているウィ
ンドウの内で優先度レベル１又は２として設定されたウ
ィンドウ２が最も優先度レベルが高い場合にロウレベル
にされ、ノアゲート回路８４は、ウィンドウアドレス演
算の開始が指示されているウィンドウの内で優先度レベ
ルｌ又は２として設定されたウィンドウ３が最も優先度
レベルが高い場合にロウレベルにされ、また、ノアゲー
ト回路８６は、ウィンドウアドレス演算の開始が指示さ
れているウィンドウの内で優先度レベル１又は２として
設定されたウィンドウ４が最も優先度レベルが高い場合
にロウレベルにされる。

前記デコード部６４において、ナントゲート回路９０は
前記ノアゲート回路６８及び８０の出力を２人力として
ウィンドウ１のためのアドレス出力ゲート制御信号ＣＩ
を形成し、ナントゲート回路９２は前記ノアゲート回路
７０及び８２の出力を２人力としてウィンドウ２のため
のアドレス出力ゲート制御信号Ｃ７を形成し、ナントゲ
ート回路９４は前記ノアゲート回路７２及び８４の出力
を２人力としてウィンドウ３のためのアドレス出力ゲー
ト制御信号Ｃ３を形成し、ナントゲート回路９６は前記
ノアゲート回路７４及び８６の出力を２人力としてウィ
ンドウ４のためのアドレス出力ゲート制御信号Ｃ１を形
成する。ここで、前記夫々の優先度レジスタＰＲＧ、〜
ＰＲ０４には複数個のウィンドウ番号の設定は許容され
ず、且つ、前記論理部３６において形成される優先度レ
ベル指示信号ＰＲ，，ＰＲ，、ＰＲ，、ＰＲ４は同時に
複数がハイレベルにされることはない。したがって、前
記ノアゲート回路６８，７０，７２，７４゜８０．８２
，８４．８６の出力は、複数のウィンドウに関してアド
レス演算の開始が同時に指示されていても優先度レベル
との関係において必ずその内の何れか１つだけがロウレ
ベルに制御されるから、そのロウレベルの出力に対応す
るウィンドウのアドレス出力ゲート制御信号だけがノ・
イレベルのようなアクティブレベルに制御されて、当該
ウィンドウのための表示アドレスの出力を指示する。

第４図（Ｂｌにおいて９８は、前記ナントゲート回路９
０，９２，９４，９６の出力に基づいて、表示アドレス
のウィンドウ番号に対応する前記３ビツトのデータＢＷ
Ｄｏ　、ＢＷＤ、、ＢＷＤ、を生成するデコード部であ
る。このデコード部９８の論理によれば、ウィンドウ１
に対応するアドレス出力ゲート制御信号ＣＩがハイレベ
ルにされると、データＢＷＤｏ　、ＢＷＤ、、ＢＷＤ、
はウィンドウ１を意味する“１”、１０″、′０”とさ
れ、ウィンドウ２に対応するアドレス出力ゲート制御信
号Ｃ３がハイレベルにされると、データＢＷＤ０゜ＢＷ
Ｄ、、ＢＷＤ、はウィンドウ２を意味する“０”、、“
０″とされ、ウィンドウ３に対応するアドレス出力ゲー
ト制御信号Ｃ１がハイレベルにされると、データＢＷＤ
０　、ＢＷＤ、。

ＢＷＤ、はウィンドウ３を意味する“１”、“１”。

“０”とされ、また、ウィンドウ４に対応するアドレス
出力ゲート制御信号Ｃ４がハイレベルにされると、デー
タＢＷＤ０　、ＢＷＤ、、ＢＷＤ、はウィンドウ４を意
味する“０”、′０”、′１”とされ、全てのアドレス
出力ゲート制御信号Ｃ１〜Ｃ４がロウレベルにされると
、データＢＷＤｏ。

ＢＷＤ、、ＢＷＤ、はウィンドウ表示を意味しない“０
”、′０”、“０”にされる。

尚、第４図（Ａ）　、　（Ｂ）の構成において、ゲート
回路の遅延によるレーシングを防止すると共に、アドレ
ス出力ゲート制御信号、ウィンドウ番号、及び優先度レ
ベルの出力タイミングを次段との関係において規定する
ため、各種クロックドインバータアレイ２０．２６，３
４，１２２，１２４，１２６゜１２８．１３０，１３２
が設けられている。これらクロックドインバータアレイ
は、相互に１／２サイクルオーバーラツプするクロック
信号ＣＬＫＩ。

ＣＬＫ２とＣＬＫＩ　、ＣＬＫ２とによって制御され、
特に制限されないが、各クロック信号のロウレベルから
ハイレベルへの変化が出力タイミングとされる。即ち、
先ず、クロック信号ＣＬＫ２のハイレベルへの変化に呼
応して各優先度レジスタＰＲＧ、〜ＰＲＧ、に設定され
ているウィンドウ番号データがクロックドインバータア
レイ２０を介して出力されると共に、演算開始指示信号
ＳＴ。

〜ＳＴ４が出力される。次いで、クロック信号ＣＬＫＩ
のハイレベルへの変化に呼応し１６種類の解読出力信号
ｐ、ｗ、、ｐ、ｗ、、ｐ８ｗ、。

ｐ４ｗ、、ｐ３ｗ３．ｐ４ｗ１．ｐ、ｗ４．ｐ、ｗ４゜
ｐ、ｗ、、ｐ、ｗ、、ｐ、ｗ、、ｐ、ｗ、、ｐ、ｗ、。

Ｐ、Ｗ、、Ｐ、Ｗ４．Ｐ、Ｗ、がインバータアレイ２６
及び３４から出力される。そして、クロック信号ＣＬＫ
２のハイレベルへの変化に呼応してインバータアレイ１
２２から信号が出力され、次いで、クロック信号ＣＬＫ
Ｉのハイレベルへの変化に呼応してクロックドインバー
タアレイ１２４゜１２６．１２８．１３０から信号が出
力され、更に、クロック信号ＣＬＫ２のハイレベルへの
変化に呼応して、次のウィンドウ番号データ及び演算開
始指示信号ＳＴ、〜８Ｔ、が取り込まれると＃に、１サ
イクル前のクロック信号ＣＬＫ２のハイレベルへの変化
に呼応して取り込まれた信号に基づく、アドレス出力ゲ
ート制御信号、ウィンドウ番号データ、及び優先度レベ
ルデータがクロックドインバータアレイ１３２から出力
される。

次に、第４図（Ａ）　、　（Ｂｌの構成において、複数
のウィンドウが重なる場合の動作を説明する。例えば、
ウィンドウ３に優先度レベル１、ウィンドウ４に優先度
レベル２、ウィンドウ１に優先度レベル３、ウィンドウ
２に優先度レベル４が設定された状態で、それらウィン
ドウ１，３．４が重なる場合には、３つのアドレス演算
開始信号８Ｔ、、８Ｔ、。

ＳＴ４が全てロウレベルにされる。そうすると、前記解
読出力信号ｐ３ｗ、、ｐ、ｗ３．ｐ、ｗ、が夫々ハイレ
ベルにされて、３個のノアゲート回路４０．５０．５２
の出力がロウレベルに匍制御される。このとき前記論理
部３６はそれら３個のウィンドウ１，３．４に設定され
ている優先度の中で最も優先度の高い優先度レベル３に
対応する優先度レベル指示信号ＰＲ８だけをハイレベル
に制御して出力する。これによって、前記デコード部６
２からは、優先度レベル３に対応するレベルの組合せを
もって３ビツトのデータＰＲＮ０．ＰＲＮ、。

ＰＲＮ、が出力される。一方、論理部３６からハイレベ
ルの優先度レベル指示信号ＰＲ８が供給されるデコード
部６４においては、ノアゲートアレイ７６．８８に含ま
れるノアゲート回路の内の１個のノアゲート回路６８の
出力だけがロウレベルに制御され、それによって、相互
に重なり部分を有する３個のウィンドウ１．３．４のう
ち最も高い優先度が設定されているウィンドウ１に対応
する表示アドレスの出力を指示するアドレス出力ゲート
制御信号Ｃ７がハイレベルに制御される。このとき、前
記デコード部９８からは、表示アドレスのウィンドウ番
号１に対応するレベルの組合せをもって３ビツトのウィ
ンドウ番号データＢＷＤｏ。

１（ＷＤ、、ＢＷＤ、が出力される。

次に前記アドレス演算部ＷＡＬ、〜ＷＡＬｎ及び出力ゲ
ート０１〜Ｇｎを含む回路構成の一例を第５図に基づい
て説明する。

第５図に示される回路構成は第４図（５）、（ＢＩＫ対
応し、表示画面上に最大４個のウィンドウを表示制御す
るシステムに適用されるものである。第１図にはアドレ
ス演算部ＷＡＬ、〜Ｗ　Ａ　Ｌ　ｎが夫々異なる機能ブ
ロックとして示されているが、第５図には１つの算術演
算ユニット１００を用いる構成が示されている。

第５図において、ウィンドウ１のための表示アドレス演
算用レジスタとして、ウィンドウ１の先頭表示アドレス
に呼応するアドレスデータを格納するスタートアドレス
レジスタＳＡＩ、ウィンドウ１の現うスクにおける先頭
表示アドレスを記憶するテンポラリスタートアドレスレ
ジスタＴＳＡＩ、ウィンドウ１の現在の表示アドレスを
格納するテンポラリアドレスレジスタＴＡ１．ウィンド
ウ１の論理アドレス空間における水平方向アドレス数を
記憶するメモリ幅レジスタＭＷＩ、及び全ウィンドウに
対する水平方向のアドレスインクリメント数を格納する
アドレスインクリメントレジスタＦＡＩが設けられてい
る。アドレスインクリメントレジスタＦＡＩは各ウィン
ドウに共通とされ、その他のウィンドウ２〜ウインドウ
４に対しても前記同様のスタートアドレスレジスタ、テ
ンポラリスタートアドレスレジスタ、テンポラリアドレ
スレジスタ、及びメモリ幅レジスタが設けられている。

各スタートアドレスレジスタ８Ａ１．・・・、各メモリ
幅レジスタＭＷＩ、・°・、アドレスインクリメントレ
ジスタＦＡＩは、前記Ｉ１０インタフェース回路ＩＮＴ
、を介してＣＰＵから供給されるデータが初期設定され
る。その他の各テンポラリスタートアドレスレジスタＴ
８Ａ１　、・・・、及びテンポラリアドレスレジスタＴ
ＡＩ、・・・は、算術演算ユニ、、、ト１００による表
示アドレスの演算結果に従って逐次その内容が書き換え
られる。

スタートアドレスレジスタＳＡ１、テンポラリスタート
アドレスレジスタＴ８Ａｌ、及びテンポラリアドレスレ
ジスタＴＡｌの出力端子はゲート１０２．１０４，１０
６を介して算術演算ユニット１００の一方の入力端子に
結合されると共に、メモリ幅レジスタＭＷＩ及びアドレ
スインクリメントレジスタＰＡＩの出力端子はゲート１
０８及び１１０を介して算術演算ユニツ）１００の他方
の入力端子に結合される。算術演算ユニット１０゜の出
力端子は、順次入力データをシフトしてラッチする４本
のデスティネーションラッチ回路ＤＬ４゜Ｄ３　、ＤＬ
２　、ＤＬＩに結合されると共に、ゲート１１２及び１
１４を介してテンポラリスタートアドレスレジスタＴＳ
ＡＩ及びテンポラリアドレスレジスタＴＡＩの入力端子
に結合される。ウィンドウ２〜ウインドウ４のための各
表示アドレス演算用レジスタも前記同様の結合関係を有
する。

尚、１１６はウィンドウ４のためのメモリ幅しジスタＭ
ＷＡ用のゲートである。

第５図において１１８は、ウィンドウ１のためのアドレ
ス演算制御用ロジックアレイであり、前記演算開始指示
信号ＳＴ、によってウィンドウ１の表示アドレス演算の
開始が指示されることにより、所定のタイミングでゲー
ト１０２，１０４゜１０６．１０８，１１０，１１２，
１１４を開閉制御するための制御信号を形成する。ウィ
ンドウ２〜ウインドウ４に関しても同様のアドレス演算
制御用ロジックアレイが設けられている。尚、第５図に
おいて１２０はウィンドウ４のためのアドレス演算制御
用ロジックアレイである。

ここで、表示アドレスの演算手順について説明すると、
例えば、ウィンドウ１のための表示アドレスを演算する
場合には、演算開始指示信号８Ｔ。

Ｋよってアドレス演算制御用ロジックアレイ１１８に表
示アドレスの演算開始が指示されると、先ず、ゲート１
０２が開かれて、スタートアドレスレジスタＳＡ１に格
納されている当該ウィンドウ１の先頭アドレスデータが
、ノンオペレーションとされる算術演算ユニット１００
を介して表示アドレスとされるうこのとき、算術演算ユ
ニット１００を介して出力される当該先頭アドレスデー
タは、オン状態に制御されるゲート１１２及び１１４を
介してテンポラリスタートアドレスレジスタＴＳＡＩ及
びテンポラリアドレスレジスタＴＡ１に格納される。次
の演算タイミングではテンポラリアドレスレジスタＴＡ
Ｉの格納データとプリントアドレスインクリメントレジ
スタＰＡＩの格納データとが算術演算ユニツ）１００で
加算されて表示アドレスとされる。このときの演算結果
は、テンポラリアドレスレジスタＴＡｎ：格納される。

このような演算手順は表示位置がウィンドウ１における
同一ラスタにある限り続けられる。次いで、水平表示位
置が次のラスタに変化されると、テンポラリスタートア
ドレスレジスタＴ８Ａ１に格納されているアドレスデー
タとメモリ幅レジスタＭＷＩの格納データとが算術演算
ユニット１ｏｏで加算され、その加算結果データが当該
ラスタにおける先頭の表示アドレスとされる、このアド
レスデータはオン状態に制御されるゲート１１２及び１
１４を介してテンポラリスタートアドレスレジスタＴＳ
ＡＩ及びテンポラリアドレスレジスタＴＡＩに格納され
る。

次の表示タイミングではテンポラリアドレスレジスタＴ
ＡＩの格納データとアドレスインクリメントレジスタＦ
ＡＩの格納データとが算術演算ユニット１００で加算さ
れて次の表示アドレスとされる。この表示アドレスデー
タは、テンポラリアドレスレジスタＴＡｌに格納される
。以下同様にしてウィンドウ１の各表示アドレスが順次
演算される。

第５図の構成は、特に制限されないが、図示しないフレ
ームバッファの１メモリサイクルの間Ｋ。

ウィンドウ１からウィンドウ４までの表示アドレスを順
次時分割で演算可能とされる。したがって、算術演算ユ
ニット１００の出力データはｌメモリサイクルの間に順
次シフトされてディスティネーシ璽ンラッチ回路ＤＬＩ
からＤＬ４にラッチされる。このとき、演算開始指示信
号８Ｔ、〜８Ｔ４によって表示アドレスの演算が指示さ
れているウィンドウに対応するディスティネーションラ
ッチ回路には表示アドレスがラッチされることになる。

即ち、ディスティネーションラッチ回路ＤＬＩからＤＬ
４には、１メモリサイクル毎に最大限４個のウィンドの
ための表示アドレスがラッチされる。

１メモリサイクル毎にディスティネーシせンラッチ回路
ＤＬＩ〜ＤＬ４にラッチされるアドレスデータは、前記
アドレス出力ゲート制御信号Ｃ１〜Ｃ４に基づいて制御
される出力ケートＧ、〜Ｇ。

の内の１つを介してメモリアドレスバッファ１２０に供
給され、そのアドレスデータが図示しないフレームバッ
ファに表示アドレスとして出力される。

前記説明に従えば以下の効果を得ることができる。

（１）　　自己の管理下で制御したいウィンドウの数だ
け、表示画面上での表示開始位置および終了位置を設定
するレジスタとアドレス比較器を有するウィンドウ管理
回路およびアドレス演算回路を設け、ウィンドウごとに
アドレス演算を行なえるようにするとともに、各ウィン
ドウの優先度を設定するためのレジスタを有しこのレジ
スタの内容に基づいて優先度を判定し、上記アドレス演
算回路でそれぞれ演算されているアドレスのうち優先度
の高いウィンドウに対応するものを出力させる制御信号
を形成するウィンドウ制御回路（ウィンドウ表示優先度
指定回路）を設けてなるので、レジスタの設定内容を変
更するだけで、ウィンドウの表示位置や大きさおよび表
示内容さらには重なり部分での表示優先順位の変更など
を任意に行うことができるという効果がある。

（２）マルチウィンドウ表示制御に際して、各フィンド
ウ領域のデータをビットプロツクトランスファ方式で転
送してベース画面領域を書き換えたりする処理が必要と
されず、予めプログラマブルに設定された表示優先順位
に従った所定ウィンドウデータのアドレスを７レームバ
ツ７アに直接表示アドレスとして供給することができる
という効果がある。

（３）前記各効果より、表示画面の自由度が高くしかも
高速でマルチウィンドウ制御を行なうことができるとい
う効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ウィンドウ表示についてのみ説明し背景画面の表示につ
いて述べていないが、表示画面全体を一つのウィンドウ
とみなし、例えば最も低い優先レベルを与えておくこと
Ｋよりそれを背景画面となし、その上にそれよりも小さ
くかつ優先度の高いクイ／ドウを表示させることで所望
のウィンドウ表示制御を行なうことができる。

また、上記優先度レジスタＰＲＧ、〜Ｐ　ＲＧ　ｎの代
わりに、ウィッドウ番号の順番に表示優先度レベル値を
設定するウィンドウ番号レジスタとしてもよい。

また、上記実施例では、表示制御装置が優先度レベルお
よびウィンドウ番号を出力できるように構成されている
が、これらのステータス信号は必ずしも外部へ出力させ
る必要はない。

更に、上記実施例では、マルチウィンドウ表示制御に際
して、優先度が高いと判定されたウィンドウの表示アド
レスの出力に関しては、表示位置を含むと判別された各
ウィンドウに対してアドレス演算を行い、それら演算結
果のうち、優先度が最も高いウィンドウに対応するもの
だけを出力ゲートを介してフレームバッファに選択出力
するようにしたが、優先度が最も高いと判定されたウィ
ンドウに対応するデータのアドレス演算だけを選択的に
実行するようにしてその演算結果を表示アドレスとして
フレームバッファに供給するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である表示制御装置に適用
したものについて説明したが、この発明はそれに限定さ
れず、レーザビームプリンタにおけるメモリ内のデータ
の読出し書込みを行なう制御装置に利用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、自己の管理下で制御したいウィンドウの数
だけ、表示画面上での表示開始位置および終了位置を設
定するレジスタとアドレス比較器を有するウィンドウ管
理回路およびアドレス演算回路を設ける。ウィンドウご
とにアドレス演算を行なえるようＫするとともに、各ウ
ィンドウの優先度を設定するためのレジスタを有しこの
レジスタの内容に基づいて優先度を判定し、上記アドレ
ス演算回路でそれぞれ演算されているアドレスのうち優
先度の高いウィンドウに対応するものを出力させる制御
信号を形成するウィンドウ制御回路（ウィンドウ表示優
先度指定回路）を゛設けてなるので、レジスタの設定内
容を変更するだけで、ウィンドウの表示位置や大きさお
よび表示内容さらには重なり部分での表示優先順位の変
更などを任意に行うことができるという効果がある。

【図面の簡単な説明】

傘１図は、本発明に係る表示制御装置の一実施例ブロッ
ク図、 第２図は、ウィンドウ表示優先度指定回路の一例、 第３図は、第１図の表示制御装置におけるマルチウィン
ドウ表示制御の動作を説明するタイミングチャート、 第４図囚、（Ｂ）は第２図のデコーダと制御信号及びス
テータス信号形成ロジックの一例、第５図は、第１図の
アドレス演算部の一例である。 ｌＮＴｌ、２・・・Ｉ１０インタフェース回路１，２、
ＷＮＤｌ、２．ｎ・・・ウィンドウ管理回路ｔ、ｚ、Ｈ
１ＷＡＬ　ｔ、２．ｎ　”’アドレス演算部１，２．ｎ
、　ＰＲＧｌ、、、ｎ・・・優先度レジスタ、、２．ｎ
、ＤＥＣｌ、、、ｎ・・・デコーダ１ｔ２ｔｆｉＩＩＦ
ＧＳ、！、ｎ”°フラグ、、、ｎ、８Ａ１・・・スター
トアドレスレジスタ１、Ｔ８Ａ１・・・テンポラリスタ
ートアドレスレジスタ、ＴＡｌ・・・テンポラリアドレ
スレジスタ、ＦＡＩ・・・アドレスインクリメントレジ
スタ、ＭＷＩ・・・メモリ幅レジスタ（ウィンドウｌ用
）、ＭＷ４・・・メモリ幅レジスタ（ウィンドウ４用）
、ＳＴ、・・・アドレス演算制御用ロジックアレイ（ウ
ィンドウ１用）、ＳＴ４・・・アドレス演算制御用ロジ
ックアレイ（ウィンドウ４用）、ＤＬＩ〜４・・・ディ
スティネーシロンラッチ回路（ウィンドウ１〜４用） 第　　　　４　図（Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、表示エリア上での複数のウィンドウ表示領域に対す
   る表示優先度をプログラマブルに設定可能な優先度設定
   手段と、 前記優先度設定手段によって設定された優先度に基づい
   て表示すべきウィンドウを判別する判別手段を有するこ
   とを特徴とする表示制御装置。 ２、前記判別手段は、表示エリア上における現在の表示
   位置をその表示領域内に含むウィンドウを判別する第１
   判別手段と、 前記第１判別手段によって判別されたウィンドウに関し
   て優先度の最も高いウィンドウを判別する第２判別手段
   とを含むことを特徴とする特許請求の範囲第１項記載の
   表示制御装置。 ３、前記優先度設定手段は、各ウィンドウの表示優先度
   を設定するための複数の優先度設定レジスタを有するこ
   とを特徴とする特許請求の範囲第２項記載の表示制御装
   置。 ４、前記第２判別手段は、前記優先度設定レジスタから
   供給される信号と、前記第１判別手段から供給される信
   号とをデコードするデコード手段を含み、 前記デコード手段は、第１判別手段によって指定される
   ウィンドウの中から最も優先度の高いウィンドウを判別
   することを特徴とする特許請求の範囲第３項記載の表示
   制御装置。 ５、表示エリア上での複数のウィンドウ表示領域をプロ
   グラマブルに設定可能な複数の領域設定手段を含むこと
   を特徴とする特許請求の範囲第４項記載の表示制御装置
   。 ６、前記領域設定手段は、表示エリア上でのウィンドウ
   の表示開始位置及び終了位置を設定するレジスタをウィ
   ンドウの数に呼応して有することを特徴とする特許請求
   の範囲第５項記載の表示制御装置。 ７、前記第１判別手段は、表示エリア上における現在の
   表示位置を示す計数手段と、 前記計数手段の計数値と前記表示開始位置及び終了位置
   を設定するレジスタの設定値とを比較する比較手段とを
   有し、 前記比較手段は、表示エリア上における現在の表示位置
   を含むウィンドウを示すための信号を出力することを特
   徴とする特許請求の範囲第６項記載の表示制御装置。 ８、表示エリア上での複数のウィンドウのための表示ア
   ドレスを演算する演算手段と、 複数のウィンドウ表示領域に対する表示優先度をプログ
   ラマブルに設定可能な優先度設定手段と、 前記優先度設定手段によって設定された優先度に基づい
   て表示すべきウィンドウの表示アドレスを選択的に出力
   するための制御手段を有することを特徴とする表示制御
   装置、 ９、前記制御手段は、表示エリア上における現在の表示
   位置を含むウィンドウを判別する判別手段と、 前記判別手段によって判別されたウィンドウに関して優
   先度の最も高いウィンドウに対応する表示アドレスを出
   力制御する出力制御手段とを含むことを特徴とする特許
   請求の範囲第８項記載の表示制御装置。 １０、前記判別手段は、現在の表示位置を含むと判別し
   たウィンドウに対するアドレスの演算を前記演算手段に
   指示する信号を有し、 前記制御手段は、演算手段による演算結果のうちから優
   先度の最も高いウィンドウに対応するものを表示アドレ
   スとして出力させる信号を有することを特徴とする特許
   請求の範囲第９項記載の表示制御装置。 １１、前記優先度設定手段は、各ウィンドウの表示優先
   度を設定するための複数の優先度設定レジスタを有し、 前記複数の優先度設定レジスタは、夫々表示優先度の順
   位を保有して、個々のウィンドウに対応する識別情報が
   設定されることを特徴とする特許請求の範囲第１０項記
   載の表示制御装置。 １２、表示エリア上での複数のウィンドウ表示領域をプ
   ログラマブルに設定可能な複数の領域設定手段を含むこ
   とを特徴とする特許請求の範囲第１１項記載の表示制御
   装置。 １３、前記領域設定手段は、表示エリア上でのウィンド
   ウの表示開始位置及び終了位置を設定するレジスタをウ
   ィンドウの数に呼応して有することを特徴とする特許請
   求の範囲第１２項記載の表示制御装置。 １４、前記判別手段は、表示エリア上における現在の表
   示位置を示す計数手段と、 前記計数手段の計数値と前記表示開始位置及び終了位置
   を設定するレジスタの設定値とを比較する比較手段とを
   有し、 前記比較手段は、表示エリア上における現在の表示位置
   を含むウィンドウを示すための信号を出力することを特
   徴とする特許請求の範囲第１３項記載の表示制御装置。 １５、前記領域設定手段及び優先度設定手段は、中央処
   理装置から所定のデータが供給されることを特徴とする
   特許請求の範囲第１２項記載の表示制御装置。