JPH0926932A - データ処理装置 - Google Patents
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- JPH0926932A JPH0926932A JP7177241A JP17724195A JPH0926932A JP H0926932 A JPH0926932 A JP H0926932A JP 7177241 A JP7177241 A JP 7177241A JP 17724195 A JP17724195 A JP 17724195A JP H0926932 A JPH0926932 A JP H0926932A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Advance Control (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】外部バスサイクルと内蔵周辺バスサイクルを独
立に制御するデータ処理装置を提供する。 【解決手段】本発明のデータ処理装置では、命令を格納
したメモリ１００と、外部メモリ１００からの命令フェ
ッチ機能を有するマイクロコンピュータ１０とが、外部
バス９５で接続されている。マイクロコンピュータ１０
は複数の周辺回路４０〜４９を内蔵し、複数の周辺回路
４０〜４９が内蔵周辺バス９０で接続している。マイク
ロコンピュータ１０内のバスコントローラ３０は、外部
バスのバスステートカウンタ３１と内蔵周辺バスのバス
ステートカウンタ３２をもち、外部バスサイクルと内蔵
周辺バスサイクルを独立に制御する。これにより、外部
メモリからの命令フェッチサイクルと周辺Ｉ／Ｏのメモ
リアクセスサイクルを独立に起動することができる。
立に制御するデータ処理装置を提供する。 【解決手段】本発明のデータ処理装置では、命令を格納
したメモリ１００と、外部メモリ１００からの命令フェ
ッチ機能を有するマイクロコンピュータ１０とが、外部
バス９５で接続されている。マイクロコンピュータ１０
は複数の周辺回路４０〜４９を内蔵し、複数の周辺回路
４０〜４９が内蔵周辺バス９０で接続している。マイク
ロコンピュータ１０内のバスコントローラ３０は、外部
バスのバスステートカウンタ３１と内蔵周辺バスのバス
ステートカウンタ３２をもち、外部バスサイクルと内蔵
周辺バスサイクルを独立に制御する。これにより、外部
メモリからの命令フェッチサイクルと周辺Ｉ／Ｏのメモ
リアクセスサイクルを独立に起動することができる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理装置に関
し、特にバスサイクルのステートカウンタを有するデー
タ処理装置に関する。
し、特にバスサイクルのステートカウンタを有するデー
タ処理装置に関する。
【０００２】
【従来の技術】外部に命令を格納したメモリを配し、各
種周辺回路を内蔵しているマイクロコンピュータシステ
ムでは、外部メモリから命令をフェッチしながら、外部
メモリや周辺Ｉ／Ｏへメモリアクセスを行う。ここで周
辺Ｉ／Ｏとは、特定のアドレスにマッピングされた内蔵
周辺回路内のレジスタを指している。外部メモリ領域と
周辺Ｉ／Ｏ領域はメモリマップで区別されており、デー
タアクセスの際にマイクロコンピュータ内部のバスコン
トローラがアドレスに応じてアクセス対象を外部メモリ
か周辺Ｉ／Ｏか判断する。
種周辺回路を内蔵しているマイクロコンピュータシステ
ムでは、外部メモリから命令をフェッチしながら、外部
メモリや周辺Ｉ／Ｏへメモリアクセスを行う。ここで周
辺Ｉ／Ｏとは、特定のアドレスにマッピングされた内蔵
周辺回路内のレジスタを指している。外部メモリ領域と
周辺Ｉ／Ｏ領域はメモリマップで区別されており、デー
タアクセスの際にマイクロコンピュータ内部のバスコン
トローラがアドレスに応じてアクセス対象を外部メモリ
か周辺Ｉ／Ｏか判断する。
【０００３】従来例のデータ処理装置の概要をブロック
図で示した図９を参照すると、本構成例では、マイクロ
コンピュータ１２と外部メモリ１００が外部バス９５を
介して接続され、マイクロコンピュータ１２は外部メモ
リ１００に外部バスサイクル制御信号群９６を出力して
いる。
図で示した図９を参照すると、本構成例では、マイクロ
コンピュータ１２と外部メモリ１００が外部バス９５を
介して接続され、マイクロコンピュータ１２は外部メモ
リ１００に外部バスサイクル制御信号群９６を出力して
いる。
【０００４】マイクロコンピュータ１２は、中央処理装
置２０（以下、ＣＰＵと称す）、データパス２６、バス
コントローラ３５、周辺回路４０〜４９で構成され、Ｃ
ＰＵ２０はバスコントローラ３５にリクエスト信号群９
３を出力し、バスコントローラ３５からアクノリッジ信
号群９４を入力する。
置２０（以下、ＣＰＵと称す）、データパス２６、バス
コントローラ３５、周辺回路４０〜４９で構成され、Ｃ
ＰＵ２０はバスコントローラ３５にリクエスト信号群９
３を出力し、バスコントローラ３５からアクノリッジ信
号群９４を入力する。
【０００５】また、ＣＰＵ２０はデータバス２６とアド
レスバス７０、出力データバス７１、インストラクショ
ンバス７２、入力データバス７３で接続しており、デー
タパス２６にアドレス、およびライトデータを出力し、
データパス２６からインストラクションコード、および
リードデータを入力する。
レスバス７０、出力データバス７１、インストラクショ
ンバス７２、入力データバス７３で接続しており、デー
タパス２６にアドレス、およびライトデータを出力し、
データパス２６からインストラクションコード、および
リードデータを入力する。
【０００６】バスコントローラ３５は、内部にバスステ
ートカウンタ３６を持ち、外部バス制御信号群９２を端
子群６６に出力し、内蔵周辺バス制御信号群９１を周辺
回路４０〜４９に出力している。また、図には示してい
ないが、データパス２６内の信号の流れを制御する信号
をデータパス２６に出力している。
ートカウンタ３６を持ち、外部バス制御信号群９２を端
子群６６に出力し、内蔵周辺バス制御信号群９１を周辺
回路４０〜４９に出力している。また、図には示してい
ないが、データパス２６内の信号の流れを制御する信号
をデータパス２６に出力している。
【０００７】データパス２６は、端子群６５とバス７
７，７８で接続され、外部にアドレス、およびライトデ
ータを出力し、リードデータを入力する。同様に、デー
タパス２６は、内蔵周辺バス９０とバス８０，８１で接
続され、内蔵周辺バスにアドレス、およびライトデータ
を出力し、リードデータを入力する。
７，７８で接続され、外部にアドレス、およびライトデ
ータを出力し、リードデータを入力する。同様に、デー
タパス２６は、内蔵周辺バス９０とバス８０，８１で接
続され、内蔵周辺バスにアドレス、およびライトデータ
を出力し、リードデータを入力する。
【０００８】周辺回路４０〜４９は、各々内蔵周辺バス
９０に接続している。
９０に接続している。
【０００９】データパス２６は、プリフェッチしたイン
ストラクションを格納するインストラクション・キュー
５０、プリフェッチのアドレスを格納するプリフェッチ
ポインタ（ＰＦＰ）５１、信号を記憶するラッチ５２〜
５６、信号の接続を切り替えるセレクタ６１，６２が、
バス７０〜８１で接続されている。
ストラクションを格納するインストラクション・キュー
５０、プリフェッチのアドレスを格納するプリフェッチ
ポインタ（ＰＦＰ）５１、信号を記憶するラッチ５２〜
５６、信号の接続を切り替えるセレクタ６１，６２が、
バス７０〜８１で接続されている。
【００１０】ラッチ５２は、ＣＰＵ２０がバス７０に出
力するアドレスを記憶する。セレクタ６１は、ラッチ５
２がバス７４に出力するアドレスと、プリフェッチポイ
ンタ５１がバス７５に出力するアドレスと、ＣＰＵ２０
がバス７１に出力するライトデータとのうち一つを選択
し、バス７６に出力する。
力するアドレスを記憶する。セレクタ６１は、ラッチ５
２がバス７４に出力するアドレスと、プリフェッチポイ
ンタ５１がバス７５に出力するアドレスと、ＣＰＵ２０
がバス７１に出力するライトデータとのうち一つを選択
し、バス７６に出力する。
【００１１】インクリメンタ６０は、バス７６のアドレ
スを２インクリメントしたアドレスをプリフェッチポイ
ンタ５１に出力する。プリフェッチポインタ５１は、イ
ンクリメンタ６０からのアドレスを記憶し、バス７５を
介してセレクタ６０に出力する。ラッチ５３は、バス７
６上のアドレス、およびライトデータを記憶し、バス７
７を介して端子群６５に出力する。ラッチ５４は、バス
７８を介して端子群６５から入力したリードデータを記
憶し、バス７９を介してインストラクション・キュー５
０、およびセレクタ６２に出力する。
スを２インクリメントしたアドレスをプリフェッチポイ
ンタ５１に出力する。プリフェッチポインタ５１は、イ
ンクリメンタ６０からのアドレスを記憶し、バス７５を
介してセレクタ６０に出力する。ラッチ５３は、バス７
６上のアドレス、およびライトデータを記憶し、バス７
７を介して端子群６５に出力する。ラッチ５４は、バス
７８を介して端子群６５から入力したリードデータを記
憶し、バス７９を介してインストラクション・キュー５
０、およびセレクタ６２に出力する。
【００１２】インストラクション・キュー５０は、バス
７９上のプリフェッチデータを複数のバッファに記憶
し、バス７２を介してＣＰＵ２０にインストラクション
・データとして出力する。ラッチ５５は、バス８２上の
アドレスおよびライトデータを記憶し、バス８０を介し
て内蔵周辺バス９０に出力する。セレクタ６２は、バス
７９上の外部メモリからのリードデータおよびバス８１
上の周辺Ｉ／Ｏからのリードデータのうち一方を選択
し、ラッチ５６に出力する。ラッチ５６は、セレクタ６
２からのリードデータを記憶し、バス７３を介してＣＰ
Ｕ２０にリードデータを出力する。
７９上のプリフェッチデータを複数のバッファに記憶
し、バス７２を介してＣＰＵ２０にインストラクション
・データとして出力する。ラッチ５５は、バス８２上の
アドレスおよびライトデータを記憶し、バス８０を介し
て内蔵周辺バス９０に出力する。セレクタ６２は、バス
７９上の外部メモリからのリードデータおよびバス８１
上の周辺Ｉ／Ｏからのリードデータのうち一方を選択
し、ラッチ５６に出力する。ラッチ５６は、セレクタ６
２からのリードデータを記憶し、バス７３を介してＣＰ
Ｕ２０にリードデータを出力する。
【００１３】次に、動作の説明を行う。
【００１４】バスコントローラ３５は、ＣＰＵ２０から
のメモリアクセス要求、分岐要求、キューのリード要求
などのリクエスト９３に応じて外部バスサイクル、また
は内蔵周辺バスサイクルを起動させ、データパス２６内
のラッチ５２〜５６、セレクタ６１，６２、およびプリ
フェッチポインタ５１の制御を行い、アクセス終了時に
アクノリッジ９４をＣＰＵ２０に返す。
のメモリアクセス要求、分岐要求、キューのリード要求
などのリクエスト９３に応じて外部バスサイクル、また
は内蔵周辺バスサイクルを起動させ、データパス２６内
のラッチ５２〜５６、セレクタ６１，６２、およびプリ
フェッチポインタ５１の制御を行い、アクセス終了時に
アクノリッジ９４をＣＰＵ２０に返す。
【００１５】バスコントローラ３５は、内部にバスステ
ートカウンタ３６をもち、バスステートのカウントを行
っている。
ートカウンタ３６をもち、バスステートのカウントを行
っている。
【００１６】外部バスサイクルおよび内蔵周辺バスサイ
クルの状態遷移を示した図１０（ａ）およびそのバスサ
イクルの種類を識別するためのサービスフラグの状態図
を示した図１０（ｂ）を参照すると、Ｔ１はアドレスを
出力するステート、Ｔ２はデータを出力、またはデータ
を入力するステート、Ｔ３はバスサイクルの最後のステ
ート、またはバスサイクルが起動していないステートで
ある。これらのステートは、マイクロコンピュータ１２
内のシステムクロックに同期して遷移する。
クルの状態遷移を示した図１０（ａ）およびそのバスサ
イクルの種類を識別するためのサービスフラグの状態図
を示した図１０（ｂ）を参照すると、Ｔ１はアドレスを
出力するステート、Ｔ２はデータを出力、またはデータ
を入力するステート、Ｔ３はバスサイクルの最後のステ
ート、またはバスサイクルが起動していないステートで
ある。これらのステートは、マイクロコンピュータ１２
内のシステムクロックに同期して遷移する。
【００１７】バスコントローラ３５は、バスステートカ
ウンタ３６に合わせてサービスフラグ１１０〜１１３を
もっており、バスサイクルの種類の識別に使用してい
る。分岐サイクル実行時にはＳＢＲＳＶＦ１１０が
“１”、フェッチサイクル実行時にはＦＥＴＳＶＦ１１
１が“１”、外部メモリアクセスサイクル実行時にはＭ
ＥＭＳＶＦ１１２が“１”、周辺Ｉ／Ｏアクセスサイク
ル実行時にはＩＯＭＳＶＦ１１３が“１”となり、バス
サイクルが起動していない時は全てのサービスフラグ１
１０〜１１３が“０”なる。ＳＢＲＳＶＦ１１０，ＦＥ
ＴＳＶＦ１１１，ＭＥＭＳＶＦ１１２は外部バス９５上
のバスサイクルを、ＩＯＭＳＶＦ１１３は内蔵周辺バス
９０上のバスサイクルを示している。
ウンタ３６に合わせてサービスフラグ１１０〜１１３を
もっており、バスサイクルの種類の識別に使用してい
る。分岐サイクル実行時にはＳＢＲＳＶＦ１１０が
“１”、フェッチサイクル実行時にはＦＥＴＳＶＦ１１
１が“１”、外部メモリアクセスサイクル実行時にはＭ
ＥＭＳＶＦ１１２が“１”、周辺Ｉ／Ｏアクセスサイク
ル実行時にはＩＯＭＳＶＦ１１３が“１”となり、バス
サイクルが起動していない時は全てのサービスフラグ１
１０〜１１３が“０”なる。ＳＢＲＳＶＦ１１０，ＦＥ
ＴＳＶＦ１１１，ＭＥＭＳＶＦ１１２は外部バス９５上
のバスサイクルを、ＩＯＭＳＶＦ１１３は内蔵周辺バス
９０上のバスサイクルを示している。
【００１８】まず、リセット状態でバスステートはＴ３
となる。ＣＰＵ２０からのリクエスト要求９３がアクテ
ィブとなるまでは、バスステートはＴ３に留まり、リク
エスト要求９３がアクティブとなればＴ１へ遷移する。
Ｔ１からＴ２へは無条件で遷移する。Ｔ２の状態でウェ
イト要求があればＴ２に留まり、ウェイト要求がなけれ
ばＴ３へ遷移する。
となる。ＣＰＵ２０からのリクエスト要求９３がアクテ
ィブとなるまでは、バスステートはＴ３に留まり、リク
エスト要求９３がアクティブとなればＴ１へ遷移する。
Ｔ１からＴ２へは無条件で遷移する。Ｔ２の状態でウェ
イト要求があればＴ２に留まり、ウェイト要求がなけれ
ばＴ３へ遷移する。
【００１９】ＣＰＵ２０からのリクエスト要求９３がア
クティブとなると、バスコントローラ３５は、バスサイ
クルを起動する。ただし、このとき既に別のバスサイク
ルが起動中であれば、新しいバスサイクルの起動は起動
中のバスサイクルが終了するまで待たされる。
クティブとなると、バスコントローラ３５は、バスサイ
クルを起動する。ただし、このとき既に別のバスサイク
ルが起動中であれば、新しいバスサイクルの起動は起動
中のバスサイクルが終了するまで待たされる。
【００２０】ＣＰＵ２０からのメモリリクエスト要求９
３によりバスサイクルが起動する時、バスコントローラ
３５はアドレスに応じて外部メモリアクセスが周辺Ｉ／
Ｏアクセスかを識別し、外部メモリアクセスの場合にＭ
ＥＭＳＶＦ１１２を“１”にセットし、周辺Ｉ／Ｏアク
セスの場合にＩＯＭＳＶＦ１１３を“１”にセットす
る。
３によりバスサイクルが起動する時、バスコントローラ
３５はアドレスに応じて外部メモリアクセスが周辺Ｉ／
Ｏアクセスかを識別し、外部メモリアクセスの場合にＭ
ＥＭＳＶＦ１１２を“１”にセットし、周辺Ｉ／Ｏアク
セスの場合にＩＯＭＳＶＦ１１３を“１”にセットす
る。
【００２１】また、バスコントローラ３５は、ＣＰＵ２
０からの分岐リクエスト要求９３によりバスサイクルを
起動する時は、ＳＢＲＳＶＦ１１０を“１”にセットす
る。
０からの分岐リクエスト要求９３によりバスサイクルを
起動する時は、ＳＢＲＳＶＦ１１０を“１”にセットす
る。
【００２２】なお、ＣＰＵ２０からのリクエスト要求９
３が無い場合でも、インストラクション・キュー５０の
バッファが一杯でない限り、バスコントローラ３５は外
部メモリ１００から命令フェッチサイクルを起動する。
この時は、ＦＥＴＳＶＦ１１１を“１”にセットする。
３が無い場合でも、インストラクション・キュー５０の
バッファが一杯でない限り、バスコントローラ３５は外
部メモリ１００から命令フェッチサイクルを起動する。
この時は、ＦＥＴＳＶＦ１１１を“１”にセットする。
【００２３】バスコントローラ３５は、サービスフラグ
１１０〜１１３の値によりバスサイクルの種類を識別
し、バスサイクルの種類に応じて、データパス２６内の
ラッチ５２〜５６、セレクタ６１，６２、およびプリフ
ェッチポインタ５１の制御を行う。
１１０〜１１３の値によりバスサイクルの種類を識別
し、バスサイクルの種類に応じて、データパス２６内の
ラッチ５２〜５６、セレクタ６１，６２、およびプリフ
ェッチポインタ５１の制御を行う。
【００２４】外部メモリのＮ番地から命令をフェッチし
ながら周辺Ｉ／ＯのＭ１番地およびＭ２番地へリードア
クセスした時のタイミングチャートを示した図１１を参
照すると、この例では、全てのバスサイクルはノーウェ
イトとしている。
ながら周辺Ｉ／ＯのＭ１番地およびＭ２番地へリードア
クセスした時のタイミングチャートを示した図１１を参
照すると、この例では、全てのバスサイクルはノーウェ
イトとしている。
【００２５】命令フェッチサイクル１の起動時に、フェ
ッチサイクを示すＦＥＴＳＶＦ１１１を“１”にセット
する。Ｔ１ステートでは、セレクタ６１でプリフェッチ
アドレスＮがのっているバス７５を選択し、ラッチ５３
で切り直した後、外部バス９５にアドレスＮを出力す
る。プリフェッチポインタ５１では、Ｔ１ステートの終
了タイミングで、インクリメンタ６０により＋２された
アドレスＮ＋２を記憶する。ただし、ここでは命令のフ
ェッチは２バイト単位としている。
ッチサイクを示すＦＥＴＳＶＦ１１１を“１”にセット
する。Ｔ１ステートでは、セレクタ６１でプリフェッチ
アドレスＮがのっているバス７５を選択し、ラッチ５３
で切り直した後、外部バス９５にアドレスＮを出力す
る。プリフェッチポインタ５１では、Ｔ１ステートの終
了タイミングで、インクリメンタ６０により＋２された
アドレスＮ＋２を記憶する。ただし、ここでは命令のフ
ェッチは２バイト単位としている。
【００２６】Ｔ２ステートでは、メモリ１００が外部バ
ス９５にドライブしたデータｎをラッチ５４で一旦ラッ
チした後、インストラクション・キュー５０に取り込
む。インストラクション・キュー５０に蓄えられた命令
コードは、ＣＰＵ２０が内部の命令処理に応じて取り込
む。
ス９５にドライブしたデータｎをラッチ５４で一旦ラッ
チした後、インストラクション・キュー５０に取り込
む。インストラクション・キュー５０に蓄えられた命令
コードは、ＣＰＵ２０が内部の命令処理に応じて取り込
む。
【００２７】Ｔ３ステートは、バスサイクルの最後のス
テートである。
テートである。
【００２８】ここで、命令フェッチサイクル１のＴ１
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３５は、命令フェッチサイク
ルよりもメモリアクセスサイクルを優先するので、次の
バスサイクルは周辺Ｉ／Ｏアクセスサイクルとなる。バ
スコントローラ３５は、命令フェッチサイクル１の終了
を待ってＦＥＴＳＶＦ１１１を“０”にリセット、ＩＯ
ＭＳＶＦ１１３を“１”にセットし、データパス２６の
制御を周辺Ｉ／Ｏアクセス用に切り替える。
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３５は、命令フェッチサイク
ルよりもメモリアクセスサイクルを優先するので、次の
バスサイクルは周辺Ｉ／Ｏアクセスサイクルとなる。バ
スコントローラ３５は、命令フェッチサイクル１の終了
を待ってＦＥＴＳＶＦ１１１を“０”にリセット、ＩＯ
ＭＳＶＦ１１３を“１”にセットし、データパス２６の
制御を周辺Ｉ／Ｏアクセス用に切り替える。
【００２９】周辺Ｉ／Ｏアクセスサイクル１のＴ１ステ
ートでは、セレクタ６１でメモリアクセス対象のアドレ
スＭ１がのっているバス７４を選択し、ラッチ５５で切
り直した後、内蔵周辺バス９０にアドレスＭ１を出力す
る。この時、プリフェッチポインタ５１では、アドレス
の更新は行わない。
ートでは、セレクタ６１でメモリアクセス対象のアドレ
スＭ１がのっているバス７４を選択し、ラッチ５５で切
り直した後、内蔵周辺バス９０にアドレスＭ１を出力す
る。この時、プリフェッチポインタ５１では、アドレス
の更新は行わない。
【００３０】Ｔ２ステートでは、周辺Ｉ／Ｏが内蔵周辺
バス９０にドライブしたデータｍ１をセレクタ６２を制
御し、バス８１を介してラッチ５６に取り込む。ラッチ
５６に取り込んだデータｍ１は、ＣＰＵ２０が読み込
む。
バス９０にドライブしたデータｍ１をセレクタ６２を制
御し、バス８１を介してラッチ５６に取り込む。ラッチ
５６に取り込んだデータｍ１は、ＣＰＵ２０が読み込
む。
【００３１】Ｔ３ステートは、バスサイクルの最後のス
テートである。バスコントローラ３５は、メモリアクセ
スが終了したことを示すアクノリッジ９４をＣＰＵ２０
に出力する。
テートである。バスコントローラ３５は、メモリアクセ
スが終了したことを示すアクノリッジ９４をＣＰＵ２０
に出力する。
【００３２】メモリアクセスサイクルが終了したので、
次は再び命令フェッチサイクルとなる。命令フェッチサ
イクル２では、起動時にＩＯＭＳＶＦ１１３を“０”に
リセット、ＦＥＴＳＶＦ１１１を“１”にセットする。
以降は、命令フェッチサイクル１と同様に、メモリ１０
０のＮ＋２番地からデータｎ２をリードし、インストラ
クション・キュー５０に取り込む。
次は再び命令フェッチサイクルとなる。命令フェッチサ
イクル２では、起動時にＩＯＭＳＶＦ１１３を“０”に
リセット、ＦＥＴＳＶＦ１１１を“１”にセットする。
以降は、命令フェッチサイクル１と同様に、メモリ１０
０のＮ＋２番地からデータｎ２をリードし、インストラ
クション・キュー５０に取り込む。
【００３３】ここで、再び命令フェッチサイクル２の間
に、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。ハスコントローラ３５は、再びＦＥＴＳＶＦ１
１１を“０”にリセット、ＩＯＭＳＶＦ１１３を“１”
にセットし、周辺Ｉ／Ｏアクセスサイクル２を起動す
る。バスコントローラ３５は、周辺Ｉ／Ｏサイクル１と
同様に制御を切り替え、周辺Ｉ／ＯのＭ２番地よりデー
タｍ２をリードする。
に、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。ハスコントローラ３５は、再びＦＥＴＳＶＦ１
１１を“０”にリセット、ＩＯＭＳＶＦ１１３を“１”
にセットし、周辺Ｉ／Ｏアクセスサイクル２を起動す
る。バスコントローラ３５は、周辺Ｉ／Ｏサイクル１と
同様に制御を切り替え、周辺Ｉ／ＯのＭ２番地よりデー
タｍ２をリードする。
【００３４】
【発明が解決しようとする課題】上述した従来のデータ
処理装置では、バスコントローラ３３が内蔵するバスス
テートカウンタ３６は１個であるから、外部バスサイク
ルおよび内蔵周辺バスサイクルを起動させる場合は、ど
ちらか一方づつ実行することになる。すなわち、両方を
同時に実行させることが出来ない。
処理装置では、バスコントローラ３３が内蔵するバスス
テートカウンタ３６は１個であるから、外部バスサイク
ルおよび内蔵周辺バスサイクルを起動させる場合は、ど
ちらか一方づつ実行することになる。すなわち、両方を
同時に実行させることが出来ない。
【００３５】したがって、周辺Ｉ／Ｏアクセスサイクル
の起動は、起動中の命令フェッチサイクルが終了するま
で待機させられることになり、また、周辺Ｉ／Ｏアクセ
スサイクルの起動により命令フェッチサイクルは中断さ
れていた。
の起動は、起動中の命令フェッチサイクルが終了するま
で待機させられることになり、また、周辺Ｉ／Ｏアクセ
スサイクルの起動により命令フェッチサイクルは中断さ
れていた。
【００３６】組み込み用途向けのデータ処理装置におい
ては、特に、ロード／ストア命令を基本とするＲＩＳＣ
（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ）型マイクロプロセッサを使用してい
る場合は、例えば全命令の５０％をメモリアクセス命令
が占め、このうちのさらに半分が周辺Ｉ／Ｏに対するメ
モリアクセスであるとすれば、全命令のうち１／４、す
なわち２５％の命令の実行においては外部バスサイクル
および内蔵周辺バスサイクルの両方を同時に実行させる
ことが出来ないからバスの使用効率が低下することにな
り、したがって、システムの処理能力低下の大きな要因
になっていた。
ては、特に、ロード／ストア命令を基本とするＲＩＳＣ
（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ）型マイクロプロセッサを使用してい
る場合は、例えば全命令の５０％をメモリアクセス命令
が占め、このうちのさらに半分が周辺Ｉ／Ｏに対するメ
モリアクセスであるとすれば、全命令のうち１／４、す
なわち２５％の命令の実行においては外部バスサイクル
および内蔵周辺バスサイクルの両方を同時に実行させる
ことが出来ないからバスの使用効率が低下することにな
り、したがって、システムの処理能力低下の大きな要因
になっていた。
【００３７】本発明の目的は、上述の欠点に鑑みなされ
たものであり、外部バスサイクルと内蔵周辺バスサイク
ルをそれぞれ独立に制御することにより、外部メモリか
らの命令フェッチサイクルと周辺回路が内蔵するレジス
タのメモリアクセスをそれぞれ独立に起動させることが
出来るデータ処理装置を提供することにある。
たものであり、外部バスサイクルと内蔵周辺バスサイク
ルをそれぞれ独立に制御することにより、外部メモリか
らの命令フェッチサイクルと周辺回路が内蔵するレジス
タのメモリアクセスをそれぞれ独立に起動させることが
出来るデータ処理装置を提供することにある。
【００３８】
【課題を解決するための手段】本発明のデータ処理装置
の特徴は、中央演算処理手段と命令を格納する外部メモ
リと特定のアドレスにマッピングされたレジスタをもつ
複数の周辺回路とこれらの外部メモリおよび周辺回路に
それぞれアドレスおよびライトデータを出力しかつリー
ドデータを入力する第１のデータパス手段と外部バスサ
イクルおよび内蔵周辺バスサイクルのバスサイクル数を
カウントするバスステートカウンタを内部にもち外部バ
ス制御信号を前記外部メモリへ出力しかつ内蔵周辺バス
制御信号を前記周辺回路に出力するとともに前記第１の
データパス手段を制御するための信号を出力する第１の
バスコントロール手段とを備えるとともに、前記中央演
算処理手段が前記外部メモリから命令をフェッチしなが
ら前記外部バスおよび前記内蔵周辺バスを介してそれぞ
れ前記外部メモリおよび前記周辺回路群へメモリアクセ
スを行なうマイクロコンピュータ内蔵のデータ処理装置
において；前記第１のデータパス手段に代えて前記中央
処理手段が出力するメモリアドレスとライトデータとか
ら一方を選択して複数の前記周辺回路へ出力する選択手
段を更に備えた第２のデータパス手段が用いられ、かつ
前記第１のバスコントローラに代えて前記外部バスヘの
バスサイクルのステート数をカウントする外部バスステ
ートカウンタおよび前記内蔵周辺バスへのバスサイクル
のステート数をカウントする内蔵周辺バスステートカウ
ンタを有する第２のバスコントローラが用いられ、前記
外部バスステートカウンタのカウント結果に基づく前記
外部メモリの命令フェッチサイクルと、前記内蔵周辺バ
スステートカウンタのカウント結果に基づく前記周辺回
路のデータアクセスサイクルとを並列に起動するバスサ
イクル並列制御手段を有することにある。
の特徴は、中央演算処理手段と命令を格納する外部メモ
リと特定のアドレスにマッピングされたレジスタをもつ
複数の周辺回路とこれらの外部メモリおよび周辺回路に
それぞれアドレスおよびライトデータを出力しかつリー
ドデータを入力する第１のデータパス手段と外部バスサ
イクルおよび内蔵周辺バスサイクルのバスサイクル数を
カウントするバスステートカウンタを内部にもち外部バ
ス制御信号を前記外部メモリへ出力しかつ内蔵周辺バス
制御信号を前記周辺回路に出力するとともに前記第１の
データパス手段を制御するための信号を出力する第１の
バスコントロール手段とを備えるとともに、前記中央演
算処理手段が前記外部メモリから命令をフェッチしなが
ら前記外部バスおよび前記内蔵周辺バスを介してそれぞ
れ前記外部メモリおよび前記周辺回路群へメモリアクセ
スを行なうマイクロコンピュータ内蔵のデータ処理装置
において；前記第１のデータパス手段に代えて前記中央
処理手段が出力するメモリアドレスとライトデータとか
ら一方を選択して複数の前記周辺回路へ出力する選択手
段を更に備えた第２のデータパス手段が用いられ、かつ
前記第１のバスコントローラに代えて前記外部バスヘの
バスサイクルのステート数をカウントする外部バスステ
ートカウンタおよび前記内蔵周辺バスへのバスサイクル
のステート数をカウントする内蔵周辺バスステートカウ
ンタを有する第２のバスコントローラが用いられ、前記
外部バスステートカウンタのカウント結果に基づく前記
外部メモリの命令フェッチサイクルと、前記内蔵周辺バ
スステートカウンタのカウント結果に基づく前記周辺回
路のデータアクセスサイクルとを並列に起動するバスサ
イクル並列制御手段を有することにある。
【００３９】また、前記データパス手段は、プリフェッ
チのアドレスを格納するプリフェッチポインタと、前記
中央演算処理手段から出力されるアドレスを記憶する第
１のラッチと、このラッチから出力されるアドレスと前
記プリフェッチポインタから出力されるアドレスと前記
中央演算処理手段から出力されるライトデータとから１
つを選択する第１のセレクタと、このセレクタから出力
されるアドレスを２インクリメントして前記プリフェッ
チポイタに出力するインクリメンタと、前記第１のセレ
クタから出力されるアドレスおよびライトデータを記憶
し前記外部バスヘ出力する第２のラッチと、前記外部メ
モリから前記外部バスを介して出力されるリードデータ
を記憶する第３のラッチと、このラッチから出力される
前記リードデータと前記周辺回路から出力されるリード
データとから１つを選択する第２のセレクタと、このセ
レクタから出力されるデータを記憶し前記中央演算処理
手段に出力する第４のラッチと、前記第３のラッチから
出力されるプリフェッチデータを複数のバッファに記憶
し前記中央演算処理手段に命令データとして出力するイ
ンストラクション・キューと、前記第１のラッチから出
力されるアドレスと前記中央演算処理手段から出力され
るライトデータとから１つを選択する第３のセレクタ
と、このセレクタから出力されるアドレスおよびライト
データを記憶し前記内蔵周辺バスへ出力する第５のラッ
チとからなる。
チのアドレスを格納するプリフェッチポインタと、前記
中央演算処理手段から出力されるアドレスを記憶する第
１のラッチと、このラッチから出力されるアドレスと前
記プリフェッチポインタから出力されるアドレスと前記
中央演算処理手段から出力されるライトデータとから１
つを選択する第１のセレクタと、このセレクタから出力
されるアドレスを２インクリメントして前記プリフェッ
チポイタに出力するインクリメンタと、前記第１のセレ
クタから出力されるアドレスおよびライトデータを記憶
し前記外部バスヘ出力する第２のラッチと、前記外部メ
モリから前記外部バスを介して出力されるリードデータ
を記憶する第３のラッチと、このラッチから出力される
前記リードデータと前記周辺回路から出力されるリード
データとから１つを選択する第２のセレクタと、このセ
レクタから出力されるデータを記憶し前記中央演算処理
手段に出力する第４のラッチと、前記第３のラッチから
出力されるプリフェッチデータを複数のバッファに記憶
し前記中央演算処理手段に命令データとして出力するイ
ンストラクション・キューと、前記第１のラッチから出
力されるアドレスと前記中央演算処理手段から出力され
るライトデータとから１つを選択する第３のセレクタ
と、このセレクタから出力されるアドレスおよびライト
データを記憶し前記内蔵周辺バスへ出力する第５のラッ
チとからなる。
【００４０】さらに、前記バスサイクル並列制御手段
は、前記中央演算処理手段が指示するメモリリクエスト
のアドレスに応答して前記第１のバスコントローラが前
記外部メモリまたは前記周辺回路のいずれに対するリク
エストかを識別して前記周辺回路のリクエストであれば
前記外部バスステートカウンタが前記外部メモリからの
命令フェッチを実行中であっても、前記内蔵周辺バスス
テートカウンタが前記第２のセレクタを制御して前記周
辺回路へのアドレスまたはライトデータを出力させるこ
とにより、前記命令フェッチサイクルと前記周辺回路の
メモリアクセスを平行して実行することができる。
は、前記中央演算処理手段が指示するメモリリクエスト
のアドレスに応答して前記第１のバスコントローラが前
記外部メモリまたは前記周辺回路のいずれに対するリク
エストかを識別して前記周辺回路のリクエストであれば
前記外部バスステートカウンタが前記外部メモリからの
命令フェッチを実行中であっても、前記内蔵周辺バスス
テートカウンタが前記第２のセレクタを制御して前記周
辺回路へのアドレスまたはライトデータを出力させるこ
とにより、前記命令フェッチサイクルと前記周辺回路の
メモリアクセスを平行して実行することができる。
【００４１】さらにまた、前記命令フェッチ実行期間中
に前記中央演算処理手段から前記周辺回路のアクセスを
要求されたとき、前記内蔵周辺バスステートカウンタ
は、前記第３のセレクタで内蔵周辺回路のアクセスアド
レスを選択して前記内蔵周辺バスに出力する第１の周辺
回路バスステートと、前記第３のセレクタで前記中央演
算処理手段が出力したライトデータを選択して前記内蔵
周辺バスへ出力するかまたは前記周辺回路から前記内蔵
周辺バスに出力されたデータを前記中央演算処理手段に
取り込むかのいずれかを実行する第２の周辺回路バスス
テートと、前記周辺回路のメモリアクセスが終了したこ
とを前記中央演算処理手段に通知した後次のバスサイク
ルのアクセス要求を待機する第３の周辺回路バスステー
トとをそれぞれ設定するための３状態の信号を生成する
ことができる。
に前記中央演算処理手段から前記周辺回路のアクセスを
要求されたとき、前記内蔵周辺バスステートカウンタ
は、前記第３のセレクタで内蔵周辺回路のアクセスアド
レスを選択して前記内蔵周辺バスに出力する第１の周辺
回路バスステートと、前記第３のセレクタで前記中央演
算処理手段が出力したライトデータを選択して前記内蔵
周辺バスへ出力するかまたは前記周辺回路から前記内蔵
周辺バスに出力されたデータを前記中央演算処理手段に
取り込むかのいずれかを実行する第２の周辺回路バスス
テートと、前記周辺回路のメモリアクセスが終了したこ
とを前記中央演算処理手段に通知した後次のバスサイク
ルのアクセス要求を待機する第３の周辺回路バスステー
トとをそれぞれ設定するための３状態の信号を生成する
ことができる。
【００４２】また、前記中央演算処理手段から前記命令
フェッチを要求されたとき、前記外部バスステートカウ
ンタは、前記第１のセレクタで前記外部メモリのアクセ
スアドレスとプリフェッチアドレスとから１つを選択し
て前記外部バスに出力する第１のバスステートと、前記
外部メモリから前記外部バスに出力されたリードデータ
を前記中央演算処理手段に取り込みまたは前記演算処理
手段から前記外部バスへライトデータを出力する第２の
バスステートと、次のバスサイクルのアクセス要求を待
機する第３のバスステートと、バスホールドリクエスト
信号入力端子に外部から供給されるバスホールドリクエ
スト信号のアクティブ状態に応答して、前記第３のバス
ステートからバスホールド状態へ遷移し、前記バスホー
ルドリクエスト信号が非アクティブになると再び前記第
３のバスステートに復帰する第４のバスステートをそれ
ぞれ設定するための４状態の信号を生成することもでき
る。
フェッチを要求されたとき、前記外部バスステートカウ
ンタは、前記第１のセレクタで前記外部メモリのアクセ
スアドレスとプリフェッチアドレスとから１つを選択し
て前記外部バスに出力する第１のバスステートと、前記
外部メモリから前記外部バスに出力されたリードデータ
を前記中央演算処理手段に取り込みまたは前記演算処理
手段から前記外部バスへライトデータを出力する第２の
バスステートと、次のバスサイクルのアクセス要求を待
機する第３のバスステートと、バスホールドリクエスト
信号入力端子に外部から供給されるバスホールドリクエ
スト信号のアクティブ状態に応答して、前記第３のバス
ステートからバスホールド状態へ遷移し、前記バスホー
ルドリクエスト信号が非アクティブになると再び前記第
３のバスステートに復帰する第４のバスステートをそれ
ぞれ設定するための４状態の信号を生成することもでき
る。
【００４３】さらに、前記内蔵周辺バスステートカウン
タは、リセット機能を有しＡＮＤ回路の出力データをク
ロック信号に同期して読み込む第１のフリップフロップ
回路およびＡＮＤ−ＯＲ回路の出力データをクロック信
号に同期して読み込む第２のフリップフロップ回路を有
し、前記第１のフリップフロップ回路の出力端が前記Ａ
ＮＤ−ＯＲ回路のＯＲ側入力端に接続されるとともにＮ
ＯＲ回路の一方の入力端にも接続され、前記第２のフリ
ップフロップ回路の出力端が前記ＡＮＤ−ＯＲ回路のＡ
ＮＤ側の一方の入力端に接続されるとともにＮＯＲ回路
の他方の入力端にも接続され、このＮＯＲ回路の出力端
が前記ＡＮＤ回路の一方の入力端に接続され他方の入力
端には前記内蔵周辺バスサイクルの起動要因があるとき
にハイレベルとなる信号が供給され、前記ＡＮＤ−ＯＲ
回路のＡＮＤ側の他方の入力端には前記内蔵周辺バスサ
イクルを待機状態にするときにハイレベルとなる信号が
供給される構成からなり、前記第１および前記第２のフ
リップフロップ回路の出力をそれぞれ前記第１および前
記第２の周辺回路バスステートの設定信号とし、前記Ｎ
ＯＲ回路の出力を前記第３の周辺回路バスステートの設
定信号とすることもできる。
タは、リセット機能を有しＡＮＤ回路の出力データをク
ロック信号に同期して読み込む第１のフリップフロップ
回路およびＡＮＤ−ＯＲ回路の出力データをクロック信
号に同期して読み込む第２のフリップフロップ回路を有
し、前記第１のフリップフロップ回路の出力端が前記Ａ
ＮＤ−ＯＲ回路のＯＲ側入力端に接続されるとともにＮ
ＯＲ回路の一方の入力端にも接続され、前記第２のフリ
ップフロップ回路の出力端が前記ＡＮＤ−ＯＲ回路のＡ
ＮＤ側の一方の入力端に接続されるとともにＮＯＲ回路
の他方の入力端にも接続され、このＮＯＲ回路の出力端
が前記ＡＮＤ回路の一方の入力端に接続され他方の入力
端には前記内蔵周辺バスサイクルの起動要因があるとき
にハイレベルとなる信号が供給され、前記ＡＮＤ−ＯＲ
回路のＡＮＤ側の他方の入力端には前記内蔵周辺バスサ
イクルを待機状態にするときにハイレベルとなる信号が
供給される構成からなり、前記第１および前記第２のフ
リップフロップ回路の出力をそれぞれ前記第１および前
記第２の周辺回路バスステートの設定信号とし、前記Ｎ
ＯＲ回路の出力を前記第３の周辺回路バスステートの設
定信号とすることもできる。
【００４４】さらにまた、バスホールドリクエスト信号
入力端子およびバスホールドアクノリッジ信号出力端子
を備え、前記バスホールドリクエスト信号入力端子に外
部から供給されるバスホールドリクエスト信号に応答し
て、前記第２のバスコントローラが前記外部メモリ制御
信号の出力端子および前記外部バスと接続する入出力端
子をハイインピーダンス状態にして前記外部バスを開放
状態にするとともに、前記バスホールドアクノリッジ信
号出力端子を介してバスホールド受信を外部に通知して
もよい。
入力端子およびバスホールドアクノリッジ信号出力端子
を備え、前記バスホールドリクエスト信号入力端子に外
部から供給されるバスホールドリクエスト信号に応答し
て、前記第２のバスコントローラが前記外部メモリ制御
信号の出力端子および前記外部バスと接続する入出力端
子をハイインピーダンス状態にして前記外部バスを開放
状態にするとともに、前記バスホールドアクノリッジ信
号出力端子を介してバスホールド受信を外部に通知して
もよい。
【００４５】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
データ処理装置の第１の実施の形態の主要構成を示すブ
ロック図であり、図２（ａ）は図１における内蔵周辺バ
スステートカウンタにおける３状態を記憶するための２
ビットカウンタの回路図であり、図２（ｂ）は３状態を
示す図である。
について図面を参照しながら説明する。図１は本発明の
データ処理装置の第１の実施の形態の主要構成を示すブ
ロック図であり、図２（ａ）は図１における内蔵周辺バ
スステートカウンタにおける３状態を記憶するための２
ビットカウンタの回路図であり、図２（ｂ）は３状態を
示す図である。
【００４６】図１、図２（ａ）および図２（ｂ）を参照
すると、このデータ処理装置は、マイクロコンピュータ
１０およびメモリ１００が外部バス９５を介して接続さ
れ、マイクロコンピュータ１０は外部メモリ１００に外
部バスサイクル制御信号群９６を出力している。
すると、このデータ処理装置は、マイクロコンピュータ
１０およびメモリ１００が外部バス９５を介して接続さ
れ、マイクロコンピュータ１０は外部メモリ１００に外
部バスサイクル制御信号群９６を出力している。
【００４７】マイクロコンピュータ１０は、ＣＰＵ２
０、データパス２５、バスコントローラ３０および周辺
回路４０〜４９を含み、ＣＰＵ２０はバスコントローラ
３０にリクエスト信号群９３を出力し、バスコントロー
ラ３０からアクノリッジ制御信号群９４を入力する。
０、データパス２５、バスコントローラ３０および周辺
回路４０〜４９を含み、ＣＰＵ２０はバスコントローラ
３０にリクエスト信号群９３を出力し、バスコントロー
ラ３０からアクノリッジ制御信号群９４を入力する。
【００４８】また、ＣＰＵ２０はデータパス２５にアド
レスバス７０、出力データバス７１、インストラクショ
ンバス７２および入力データバス７３で接続されてお
り、データパス２５にアドレス、およびライトデータを
入力し、データパス２５からインストラクションコー
ド、およびリードデータを入力する。
レスバス７０、出力データバス７１、インストラクショ
ンバス７２および入力データバス７３で接続されてお
り、データパス２５にアドレス、およびライトデータを
入力し、データパス２５からインストラクションコー
ド、およびリードデータを入力する。
【００４９】バスコントローラ３０は、内部に外部バス
ステートカウンタ３１および内蔵周辺バスステートカウ
ンタ３２を持ち、外部バス制御信号群９２を端子群６６
に出力し、内蔵周辺バス制御信号群９１を周辺回路４０
〜４９に出力している。また、図には示していないが、
データパス２５内の信号の流れを制御する信号をデータ
パス２５に出力している。
ステートカウンタ３１および内蔵周辺バスステートカウ
ンタ３２を持ち、外部バス制御信号群９２を端子群６６
に出力し、内蔵周辺バス制御信号群９１を周辺回路４０
〜４９に出力している。また、図には示していないが、
データパス２５内の信号の流れを制御する信号をデータ
パス２５に出力している。
【００５０】データパス２５は、端子群６５とバス７７
および７８で接続され、外部にアドレスおよびライトデ
ータを出力し、リードデータを入力する。同様に、デー
タパス２５は、内蔵周辺バス９０とバス８０および８１
で接続され、内蔵周辺バスにアドレスおよびライトデー
タを出力し、リードデータを入力する。
および７８で接続され、外部にアドレスおよびライトデ
ータを出力し、リードデータを入力する。同様に、デー
タパス２５は、内蔵周辺バス９０とバス８０および８１
で接続され、内蔵周辺バスにアドレスおよびライトデー
タを出力し、リードデータを入力する。
【００５１】周辺回路４０〜４９は、各々内蔵周辺バス
９０に接続している。
９０に接続している。
【００５２】データパス２５は、プリフェッチしたイン
ストラクションを格納するインストラクション・キュー
５０、プリフェッチのアドレスを格納するプリフェッチ
ポインタ（ＰＦＰ）５１、信号を記憶するラッチ５２〜
５６、信号の接続を切り替えるセレクタ６１〜６３がバ
ス７０〜８２で接続されている。
ストラクションを格納するインストラクション・キュー
５０、プリフェッチのアドレスを格納するプリフェッチ
ポインタ（ＰＦＰ）５１、信号を記憶するラッチ５２〜
５６、信号の接続を切り替えるセレクタ６１〜６３がバ
ス７０〜８２で接続されている。
【００５３】ラッチ５２は、ＣＰＵ２０がバス７０に接
続するアドレスを記憶する。セレクタ６１は、ラッチ５
２がバス７４に出力するアドレスと、プリフェッチポイ
ンタ５１がバス７５に出力するアドレスと、ＣＰＵ２０
がバス７１に出力するライトデータのうち一つを選択
し、バス７６に出力する。
続するアドレスを記憶する。セレクタ６１は、ラッチ５
２がバス７４に出力するアドレスと、プリフェッチポイ
ンタ５１がバス７５に出力するアドレスと、ＣＰＵ２０
がバス７１に出力するライトデータのうち一つを選択
し、バス７６に出力する。
【００５４】インクリメンタ６０は、バス７６のアドレ
スを２インクリメントしたアドレスをプリフェッチポイ
ンタ５１に出力する。プリフェッチポインタ５１は、イ
ンクリメンタ６０からのアドレスを記憶し、バス７５を
介してセレクタ６１に出力する。
スを２インクリメントしたアドレスをプリフェッチポイ
ンタ５１に出力する。プリフェッチポインタ５１は、イ
ンクリメンタ６０からのアドレスを記憶し、バス７５を
介してセレクタ６１に出力する。
【００５５】ラッチ５３は、バス７６上のアドレスおよ
びライトデータを記憶し、バス７７を介して端子群６５
に出力する。ラッチ５４は、バス７８を介して端子群６
５から入力したリードデータを記憶し、バス７９を介し
てインストラクション・キュー５０、およびセレクタ６
２に出力する。
びライトデータを記憶し、バス７７を介して端子群６５
に出力する。ラッチ５４は、バス７８を介して端子群６
５から入力したリードデータを記憶し、バス７９を介し
てインストラクション・キュー５０、およびセレクタ６
２に出力する。
【００５６】インストラクション・キュー５０は、バス
７９上のプリフェッチデータを複数のバッファに記憶
し、バス７２を介してＣＰＵ２０にインストラクション
・データとして出力する。セレクタ６３は、ラッチ５２
がバス７４に出力するアドレスと、ＣＰＵ２０がバス７
１に出力するライトデータのうち一つを選択し、バス８
２に出力する。
７９上のプリフェッチデータを複数のバッファに記憶
し、バス７２を介してＣＰＵ２０にインストラクション
・データとして出力する。セレクタ６３は、ラッチ５２
がバス７４に出力するアドレスと、ＣＰＵ２０がバス７
１に出力するライトデータのうち一つを選択し、バス８
２に出力する。
【００５７】ラッチ５５は、バス８２上のアドレスおよ
びライトデータを記憶し、バス８０を介して内蔵周辺バ
ス９０に出力する。セレクタ６２は、バス７９上の外部
メモリからのリードデータと、バス８１上の周辺Ｉ／Ｏ
からのリードデータのうち一方を選択し、ラッチ５６に
出力する。ラッチ５６は、セレクタ６２からのリードデ
ータを記憶し、バス７３を介してＣＰＵ２０にリードデ
ータを出力する。
びライトデータを記憶し、バス８０を介して内蔵周辺バ
ス９０に出力する。セレクタ６２は、バス７９上の外部
メモリからのリードデータと、バス８１上の周辺Ｉ／Ｏ
からのリードデータのうち一方を選択し、ラッチ５６に
出力する。ラッチ５６は、セレクタ６２からのリードデ
ータを記憶し、バス７３を介してＣＰＵ２０にリードデ
ータを出力する。
【００５８】内蔵周辺バスステートカウンタ３２は、リ
セット端子Ｒを有しデータ入力端Ｄに接続されたＡＮＤ
回路３２１の出力データをクロック信号ＣＬＫに同期し
て読み込むフリップフロップ回路（ＦＦ１）３２２およ
びデータ入力端Ｄに接続されたＡＮＤ−ＯＲ回路３２３
の出力データをクロック信号ＣＬＫに同期して読み込む
フリップフロップ回路（ＦＦ２）３２４を有し、フリッ
プフロップ回路３２２の出力端ＱがＡＮＤ−ＯＲ回路３
２３のＯＲ側入力端に接続されるとともにＮＯＲ回路３
２５の一方の入力端にも接続される。
セット端子Ｒを有しデータ入力端Ｄに接続されたＡＮＤ
回路３２１の出力データをクロック信号ＣＬＫに同期し
て読み込むフリップフロップ回路（ＦＦ１）３２２およ
びデータ入力端Ｄに接続されたＡＮＤ−ＯＲ回路３２３
の出力データをクロック信号ＣＬＫに同期して読み込む
フリップフロップ回路（ＦＦ２）３２４を有し、フリッ
プフロップ回路３２２の出力端ＱがＡＮＤ−ＯＲ回路３
２３のＯＲ側入力端に接続されるとともにＮＯＲ回路３
２５の一方の入力端にも接続される。
【００５９】ＮＯＲ回路３２５の他方の入力端にはフリ
ップフロップ回路３２４の出力端Ｑが接続されこのＮＯ
Ｒ回路３２５の出力端がＡＮＤ回路３２１の一方の入力
端に接続され他方の入力端には内蔵周辺バスサイクルの
起動要因があるときにハイレベルとなる信号Ａが供給さ
れる。
ップフロップ回路３２４の出力端Ｑが接続されこのＮＯ
Ｒ回路３２５の出力端がＡＮＤ回路３２１の一方の入力
端に接続され他方の入力端には内蔵周辺バスサイクルの
起動要因があるときにハイレベルとなる信号Ａが供給さ
れる。
【００６０】ＡＮＤ−ＯＲ回路３２３のＡＮＤ側の他方
の入力端には内蔵周辺バスサイクルを待機状態にすると
きにハイレベルとなる信号Ｂが供給される構成からな
る。
の入力端には内蔵周辺バスサイクルを待機状態にすると
きにハイレベルとなる信号Ｂが供給される構成からな
る。
【００６１】フリップフロップ回路３２２および３２４
の出力をそれぞれ周辺回路バスステートの設定信号ＰＴ
１およびＰＴ２とし、ＮＯＲ回路３２５の出力を周辺回
路バスステートの設定信号ＰＴ３とする。
の出力をそれぞれ周辺回路バスステートの設定信号ＰＴ
１およびＰＴ２とし、ＮＯＲ回路３２５の出力を周辺回
路バスステートの設定信号ＰＴ３とする。
【００６２】従来例との違いは、従来例のバスコントロ
ーラ３５が外部バスサイクルと内蔵周辺バスサイクルの
双方のバスサイクル数をカウントするバスステートカウ
ンタ３６をもっていたのに対し、本実施の形態ではバス
コントローラ３０が外部バスサイクル用のバスステート
カウンタ３１と内蔵周辺バスサイクル用のバスステート
カウンタ３２に切り分けている点である。これにより、
３状態を記憶するために２ビットのカウンタが追加とな
る。
ーラ３５が外部バスサイクルと内蔵周辺バスサイクルの
双方のバスサイクル数をカウントするバスステートカウ
ンタ３６をもっていたのに対し、本実施の形態ではバス
コントローラ３０が外部バスサイクル用のバスステート
カウンタ３１と内蔵周辺バスサイクル用のバスステート
カウンタ３２に切り分けている点である。これにより、
３状態を記憶するために２ビットのカウンタが追加とな
る。
【００６３】また、外部メモリからの命令フェッチサイ
クルと、周辺Ｉ／Ｏアクセスを同時に起動できるよう
に、セレクタ６３を追加している。内蔵周辺バス９０の
ビット幅を１６ビットとすると、１６個のセレクタの追
加となる。その他の部分に、ハードウェアの増加はな
い。
クルと、周辺Ｉ／Ｏアクセスを同時に起動できるよう
に、セレクタ６３を追加している。内蔵周辺バス９０の
ビット幅を１６ビットとすると、１６個のセレクタの追
加となる。その他の部分に、ハードウェアの増加はな
い。
【００６４】次に、動作の説明を行う。
【００６５】バスコントローラ３０は、従来例と同様
に、ＣＰＵ２０からのメモリアクセス要求、分岐要求、
キューのリード要求などのリクエスト９３に応じて外部
バスサイクル、または内蔵周辺バスサイクルを起動さ
せ、データパス２６内のラッチ５２〜５６、セレクタ６
１〜６３、およびプリフェッチポインタ５１の制御を行
い、アクセス終了時にアクノリッジ９４をＣＰＵ２０に
返す。
に、ＣＰＵ２０からのメモリアクセス要求、分岐要求、
キューのリード要求などのリクエスト９３に応じて外部
バスサイクル、または内蔵周辺バスサイクルを起動さ
せ、データパス２６内のラッチ５２〜５６、セレクタ６
１〜６３、およびプリフェッチポインタ５１の制御を行
い、アクセス終了時にアクノリッジ９４をＣＰＵ２０に
返す。
【００６６】バスコントローラ３０は、内部に外部バス
ステートカウンタ３１と内蔵周辺バスステートカウンタ
３２をもち、それぞれ、外部バスおよび内蔵周辺バスの
バスステートのカウントを行っている。
ステートカウンタ３１と内蔵周辺バスステートカウンタ
３２をもち、それぞれ、外部バスおよび内蔵周辺バスの
バスステートのカウントを行っている。
【００６７】すなわち、図２（ａ）および（ｂ）を再び
参照すると、３状態を記憶するための２ビットカウンタ
は、後述する内蔵周辺バス状態遷移図を実現したもので
ある。この３状態とは、ＰＴ１，ＰＴ２およびＰＴ３の
ことであり、状態ＰＴ１はＦＦ１が論理レベルのハイレ
ベル（“１”）でＦＦ２がロウレベル（“０”）の状
態、状態Ｐ２はＦＦ１が“０”でＦＦ２が“１”の状
態、状態ＰＴ３はＦＦ１が“０”でＦＦ２も“０”の状
態である。
参照すると、３状態を記憶するための２ビットカウンタ
は、後述する内蔵周辺バス状態遷移図を実現したもので
ある。この３状態とは、ＰＴ１，ＰＴ２およびＰＴ３の
ことであり、状態ＰＴ１はＦＦ１が論理レベルのハイレ
ベル（“１”）でＦＦ２がロウレベル（“０”）の状
態、状態Ｐ２はＦＦ１が“０”でＦＦ２が“１”の状
態、状態ＰＴ３はＦＦ１が“０”でＦＦ２も“０”の状
態である。
【００６８】これらのＦＦ１およびＦＦ２はクロックの
“０”から“１”への立ち上りのタイミングでデータを
取り込む動作をする。
“０”から“１”への立ち上りのタイミングでデータを
取り込む動作をする。
【００６９】まず、Ｒｅｓｅｔ時には、ＦＦ１＝ＦＦ２
＝０となり、ＰＴ３状態になる。内蔵周辺バスサイクル
の起動要因があるときに“１”となる信号Ａが供給され
るとＦＦ１＝１，ＦＦ２＝０となりＰＴ１状態になる。
その後ＦＦ１＝０，ＦＦ２＝１となりＰＴ２状態にな
る。
＝０となり、ＰＴ３状態になる。内蔵周辺バスサイクル
の起動要因があるときに“１”となる信号Ａが供給され
るとＦＦ１＝１，ＦＦ２＝０となりＰＴ１状態になる。
その後ＦＦ１＝０，ＦＦ２＝１となりＰＴ２状態にな
る。
【００７０】内蔵周辺バスサイクルにウェイトを入れる
ときに“１”となる信号Ｂが“１”の間はこのＰＴ２状
態が続き、信号Ｂが“０”になるとＦＦ１＝ＦＦ２＝０
となりＰＴ３状態となる。
ときに“１”となる信号Ｂが“１”の間はこのＰＴ２状
態が続き、信号Ｂが“０”になるとＦＦ１＝ＦＦ２＝０
となりＰＴ３状態となる。
【００７１】これらＰＴ１，ＰＴ２およびＰＴ３信号
は、内蔵周辺バス制御信号９１の生成およびデータバス
２５の制御に使用する。
は、内蔵周辺バス制御信号９１の生成およびデータバス
２５の制御に使用する。
【００７２】外部バスサイクルの状態遷移図を示した図
３（ａ）および外部バスサイクルの種類を識別するため
のサービスフラグの状態図を示した図３（ｂ），並びに
内蔵周辺バスサイクルの状態遷移図を示した図４（ａ）
およびこの状態の種類を識別するためのサービスフラグ
の状態図を示した図４（ｂ）を併せて参照すると、Ｔ１
は外部バスにアドレスを出力するステート、Ｔ２は外部
バスにデータを出力、または外部バスからデータを入力
するステート、Ｔ３は外部バスサイクルの最後のステー
ト、または外部バスサイクルが起動していないステート
である。
３（ａ）および外部バスサイクルの種類を識別するため
のサービスフラグの状態図を示した図３（ｂ），並びに
内蔵周辺バスサイクルの状態遷移図を示した図４（ａ）
およびこの状態の種類を識別するためのサービスフラグ
の状態図を示した図４（ｂ）を併せて参照すると、Ｔ１
は外部バスにアドレスを出力するステート、Ｔ２は外部
バスにデータを出力、または外部バスからデータを入力
するステート、Ｔ３は外部バスサイクルの最後のステー
ト、または外部バスサイクルが起動していないステート
である。
【００７３】同様に、ＰＴ１は内蔵周辺バスにアドレス
を出力するステート、ＰＴ２は内蔵周辺バスにデータを
出力、または内蔵周辺バスからデータを入力するステー
ト、ＰＴ３は内蔵周辺バスサイクルの最後のステート、
または内蔵周辺バスサイクルが起動していないステート
である。これらのステートは、マイクロコンピュータ１
０内のシステムクロックに同期して遷移する。
を出力するステート、ＰＴ２は内蔵周辺バスにデータを
出力、または内蔵周辺バスからデータを入力するステー
ト、ＰＴ３は内蔵周辺バスサイクルの最後のステート、
または内蔵周辺バスサイクルが起動していないステート
である。これらのステートは、マイクロコンピュータ１
０内のシステムクロックに同期して遷移する。
【００７４】バスコントローラ３０は、外部バスステー
トカウンタ３１に合わせて、サービスフラグ１１０〜１
１２をもっており、外部バスサイクルの種類に識別に使
用している。分岐サイクル実行時にはＳＢＲＳＶＦ１１
０が“１”、フェッチサイクル実行時にはＦＥＴＳＶＦ
１１１が“１”、外部メモリアクセスサイクル実行時に
はＭＥＭＳＶＦ１１２が“１”、外部バスサイクルが起
動していない時は全てのサービスフラグ１１０〜１１２
が“０”となる。
トカウンタ３１に合わせて、サービスフラグ１１０〜１
１２をもっており、外部バスサイクルの種類に識別に使
用している。分岐サイクル実行時にはＳＢＲＳＶＦ１１
０が“１”、フェッチサイクル実行時にはＦＥＴＳＶＦ
１１１が“１”、外部メモリアクセスサイクル実行時に
はＭＥＭＳＶＦ１１２が“１”、外部バスサイクルが起
動していない時は全てのサービスフラグ１１０〜１１２
が“０”となる。
【００７５】バスコントローラ３０は、さらに内蔵周辺
バスステートカウンタ３２と合わせて、サービスフラグ
１１３をもっており、内蔵周辺バスサイクルの状態の識
別に使用している。周辺Ｉ／Ｏアクセスサイクル実行時
にはＩＯＭＳＶＦ１１３が“１”となり、周辺Ｉ／Ｏア
クセスサイクルが起動していない時はＩＯＭＳＶＦ１１
３は“０”となる。
バスステートカウンタ３２と合わせて、サービスフラグ
１１３をもっており、内蔵周辺バスサイクルの状態の識
別に使用している。周辺Ｉ／Ｏアクセスサイクル実行時
にはＩＯＭＳＶＦ１１３が“１”となり、周辺Ｉ／Ｏア
クセスサイクルが起動していない時はＩＯＭＳＶＦ１１
３は“０”となる。
【００７６】まず、リセット状態で外部バスステート、
内蔵周辺バスステートはそれぞれＴ３，ＰＴ３となる。
ＣＰＵ２０からのリクエスト要求９３がアクティブとな
るまでは、バスステートは変化しない。ＣＰＵ２０から
のリクエスト要求９３がアクティブとなると、バスコン
トローラ３０はバスサイクルを起動する。ただし、この
とき既に同じバスに別のバスサイクルが起動中であれ
ば、新しいバスサイクルの起動は起動中のバスサイクル
が終了するまで待たされる。
内蔵周辺バスステートはそれぞれＴ３，ＰＴ３となる。
ＣＰＵ２０からのリクエスト要求９３がアクティブとな
るまでは、バスステートは変化しない。ＣＰＵ２０から
のリクエスト要求９３がアクティブとなると、バスコン
トローラ３０はバスサイクルを起動する。ただし、この
とき既に同じバスに別のバスサイクルが起動中であれ
ば、新しいバスサイクルの起動は起動中のバスサイクル
が終了するまで待たされる。
【００７７】前述したように、外部メモリ領域と周辺Ｉ
／Ｏ領域とはメモリマップで区別されており、データア
クセスのときにバスコントローラ３０がアドレスに応じ
てアクセス対象を外部メモリが周辺Ｉ／Ｏかを判断して
いるので、ＣＰＵ２０からのメモリリクエスト要求９３
によりバスサイクルが起動する時、バスコントローラ３
０はアドレスに応じて外部メモリアクセスか周辺Ｉ／Ｏ
アクセスかを識別し、外部メモリアクセスの場合はＭＥ
ＭＳＶＦ１１２を“１”にセットし、外部バスステート
はＴ１へ遷移する。周辺Ｉ／Ｏアクセスの場合はＩＯＭ
ＳＶＦ１１３を“１”にセットし、内蔵周辺バスステー
トはＰＴ１へ遷移する。
／Ｏ領域とはメモリマップで区別されており、データア
クセスのときにバスコントローラ３０がアドレスに応じ
てアクセス対象を外部メモリが周辺Ｉ／Ｏかを判断して
いるので、ＣＰＵ２０からのメモリリクエスト要求９３
によりバスサイクルが起動する時、バスコントローラ３
０はアドレスに応じて外部メモリアクセスか周辺Ｉ／Ｏ
アクセスかを識別し、外部メモリアクセスの場合はＭＥ
ＭＳＶＦ１１２を“１”にセットし、外部バスステート
はＴ１へ遷移する。周辺Ｉ／Ｏアクセスの場合はＩＯＭ
ＳＶＦ１１３を“１”にセットし、内蔵周辺バスステー
トはＰＴ１へ遷移する。
【００７８】外部バスステートのＴ１からＴ２へは無条
件で遷移する。Ｔ２の状態で外部バスサイクルに対する
ウェイト要求があればＴ２に留まり、ウェイト要求がな
ければＴ３へ遷移する。
件で遷移する。Ｔ２の状態で外部バスサイクルに対する
ウェイト要求があればＴ２に留まり、ウェイト要求がな
ければＴ３へ遷移する。
【００７９】内蔵周辺バスステートのＰＴ１からＰＴ２
へは無条件で遷移する（ａｌｗａｙｓ）。ＰＴ２の状態
で内蔵周辺バスサイクルに対するウェイト要求があれば
ＰＴ２に留まり、ウェイト要求がなければＰＴ３へ遷移
して待機状態となる。
へは無条件で遷移する（ａｌｗａｙｓ）。ＰＴ２の状態
で内蔵周辺バスサイクルに対するウェイト要求があれば
ＰＴ２に留まり、ウェイト要求がなければＰＴ３へ遷移
して待機状態となる。
【００８０】また、ＣＰＵ２０からの分岐リクエスト要
求９３によりバスサイクルが起動する時は、ＳＢＲＳＶ
Ｆ１１０を“１”にセットし、外部バスステートはＴ１
へ遷移する。
求９３によりバスサイクルが起動する時は、ＳＢＲＳＶ
Ｆ１１０を“１”にセットし、外部バスステートはＴ１
へ遷移する。
【００８１】なお、ＣＰＵ２０からのリクエスト要求９
３が無い場合でも、インストラクション・キュー５０の
バッファが一杯でない限り、バスコントローラ３０は外
部メモリ１００から命令フェッチサイクルを起動する。
この時は、ＦＥＴＳＶＦ１１１を“１”にセットし、外
部バスステートはＴ１へ遷移する。
３が無い場合でも、インストラクション・キュー５０の
バッファが一杯でない限り、バスコントローラ３０は外
部メモリ１００から命令フェッチサイクルを起動する。
この時は、ＦＥＴＳＶＦ１１１を“１”にセットし、外
部バスステートはＴ１へ遷移する。
【００８２】バスコントローラ３０は、サービスフラグ
１１０〜１１３の値によりバスサイクルの種類を識別
し、バスサイクルの種類に応じて、データパス２５内の
ラッチ５２〜５６、セレクタ６１〜６３およびプリフェ
ッチポインタ５１の制御を行う。
１１０〜１１３の値によりバスサイクルの種類を識別
し、バスサイクルの種類に応じて、データパス２５内の
ラッチ５２〜５６、セレクタ６１〜６３およびプリフェ
ッチポインタ５１の制御を行う。
【００８３】図５は外部メモリのＮ番地から命令をフェ
ッチしながら周辺Ｉ／ＯのＭ１〜Ｍ４番地へリードアク
セスした時のタイミングチャートである。この例では、
全てのバスサイクルはノーウェイトとしている。
ッチしながら周辺Ｉ／ＯのＭ１〜Ｍ４番地へリードアク
セスした時のタイミングチャートである。この例では、
全てのバスサイクルはノーウェイトとしている。
【００８４】命令フェッチサイクル１の起動時に、バス
コントローラ３０はフェッチサイクルを示すＦＥＴＳＶ
Ｆ１１１を“１”にセットする。Ｔ１ステートでは、セ
レクタ６１でプリフェッチアドレスＮがのっているバス
７５を選択し、ラッチ５３で切り直した後、外部バス９
５にアドレスＮを出力する。
コントローラ３０はフェッチサイクルを示すＦＥＴＳＶ
Ｆ１１１を“１”にセットする。Ｔ１ステートでは、セ
レクタ６１でプリフェッチアドレスＮがのっているバス
７５を選択し、ラッチ５３で切り直した後、外部バス９
５にアドレスＮを出力する。
【００８５】プリフェッチポインタ５１では、インクリ
メンタ６０で＋２されたアドレスＮ＋２を記憶する。た
だし、ここでは命令のフェッチは２バイト単位としてい
る。
メンタ６０で＋２されたアドレスＮ＋２を記憶する。た
だし、ここでは命令のフェッチは２バイト単位としてい
る。
【００８６】Ｔ２ステートでは、メモリ１００が外部バ
ス９５にドライブしたデータｎをラッチ５４で一旦ラッ
チした後、インストラクション・キュー５０に取り込
む。インストラクション・キュー５０に蓄えられた命令
コードは、ＣＰＵ２０が内部の命令処理に応じて取り込
む。
ス９５にドライブしたデータｎをラッチ５４で一旦ラッ
チした後、インストラクション・キュー５０に取り込
む。インストラクション・キュー５０に蓄えられた命令
コードは、ＣＰＵ２０が内部の命令処理に応じて取り込
む。
【００８７】Ｔ３ステートは、バスサイクルの最後のス
テートである。
テートである。
【００８８】ここで、命令フェッチサイクル１のＴ１
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３０は、周辺バス９０上にバ
スサイクルが起動していないので、ＩＯＭＳＶＦ１１３
を“１”にセットし、直ちに周辺Ｉ／Ｏアクセスサイク
ルを起動する。
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３０は、周辺バス９０上にバ
スサイクルが起動していないので、ＩＯＭＳＶＦ１１３
を“１”にセットし、直ちに周辺Ｉ／Ｏアクセスサイク
ルを起動する。
【００８９】周辺Ｉ／Ｏアクセスサイクル１のＰＴ１ス
テートでは、セレクタ６３でアクセスアドレスＭ１がの
っているバス７４を選択し、ラッチ５５で切り直した
後、内蔵周辺バス９０にアドレスＮを出力する。この
時、外部メモリからの命令フェッチサイクルに使用して
いるラッチ５２〜５４は、セレクタ６１に関与しないた
め、命令フェッチサイクルと周辺Ｉ／Ｏサイクルの同時
起動が可能となる。
テートでは、セレクタ６３でアクセスアドレスＭ１がの
っているバス７４を選択し、ラッチ５５で切り直した
後、内蔵周辺バス９０にアドレスＮを出力する。この
時、外部メモリからの命令フェッチサイクルに使用して
いるラッチ５２〜５４は、セレクタ６１に関与しないた
め、命令フェッチサイクルと周辺Ｉ／Ｏサイクルの同時
起動が可能となる。
【００９０】ＰＴ２ステートでは、周辺Ｉ／Ｏが内蔵周
辺バス９０にドライブしたデータｍ１をセレクタ６２で
制御し、バス８１を介してラッチ５６に取り込む。ラッ
チ５６に取り込んだデータｍ１は、ＣＰＵ２０が読み込
む。
辺バス９０にドライブしたデータｍ１をセレクタ６２で
制御し、バス８１を介してラッチ５６に取り込む。ラッ
チ５６に取り込んだデータｍ１は、ＣＰＵ２０が読み込
む。
【００９１】ＰＴ３ステートは、バスサイクルの最後の
ステートである。バスコントローラ３５は、メモリアク
セスが終了したことを示すアクノロッジ９４をＣＰＵ２
０に出力する。
ステートである。バスコントローラ３５は、メモリアク
セスが終了したことを示すアクノロッジ９４をＣＰＵ２
０に出力する。
【００９２】外部バスでは、命令フェッチサイクル１に
引き続き命令フェッチサイクル２が起動される。以降、
命令フェッチサイクル３，４と連続してバスサイクルが
起動される。
引き続き命令フェッチサイクル２が起動される。以降、
命令フェッチサイクル３，４と連続してバスサイクルが
起動される。
【００９３】一方、周辺Ｉ／Ｏアクセスサイクル１が起
動中に、ＣＰＵ２０が次の周辺Ｉ／Ｏのアクセス要求を
出したとする。バスコントローラ３０は、周辺Ｉ／Ｏア
クセスサイクル１の終了を待って周辺Ｉ／Ｏアクセスサ
イクル２を起動する。以降、周辺Ｉ／Ｏのアクセス要求
に応じて、周辺Ｉ／Ｏアクセスサイクル３，４を連続し
て起動している。
動中に、ＣＰＵ２０が次の周辺Ｉ／Ｏのアクセス要求を
出したとする。バスコントローラ３０は、周辺Ｉ／Ｏア
クセスサイクル１の終了を待って周辺Ｉ／Ｏアクセスサ
イクル２を起動する。以降、周辺Ｉ／Ｏのアクセス要求
に応じて、周辺Ｉ／Ｏアクセスサイクル３，４を連続し
て起動している。
【００９４】このように、２ビットのカウンタと１６個
のセレクタを追加し、外部バスサイクルと内蔵周辺バス
サイクルを独立に制御することにより、外部メモリから
の命令フェッチサイクルと周辺Ｉ／Ｏのメモリアクセス
サイクルを並列に起動することができる。
のセレクタを追加し、外部バスサイクルと内蔵周辺バス
サイクルを独立に制御することにより、外部メモリから
の命令フェッチサイクルと周辺Ｉ／Ｏのメモリアクセス
サイクルを並列に起動することができる。
【００９５】次に、本発明の第２の実施の形態について
図６を用いて説明する。本発明の第１の実施の形態との
相違点は、マイクロコンピュータ１１がバスホールド機
能を有している点である。バスホールドとは、反転ＨＬ
ＤＲＱ端子６８からのバスホールドリクエスト（アクテ
ィブ・ロウ）に対し、マイクロコンピュータ１１が端子
６５，６７からの信号の出力をハイインピーダンスに
し、外部バス９５を開放することである。この間、反転
ＨＬＤＡＫ端子６９をアクティブ（“０”）として外部
にバスホールドを受け付けたことを知らせる。
図６を用いて説明する。本発明の第１の実施の形態との
相違点は、マイクロコンピュータ１１がバスホールド機
能を有している点である。バスホールドとは、反転ＨＬ
ＤＲＱ端子６８からのバスホールドリクエスト（アクテ
ィブ・ロウ）に対し、マイクロコンピュータ１１が端子
６５，６７からの信号の出力をハイインピーダンスに
し、外部バス９５を開放することである。この間、反転
ＨＬＤＡＫ端子６９をアクティブ（“０”）として外部
にバスホールドを受け付けたことを知らせる。
【００９６】すなわち、バスコントローラ３３が反転Ｈ
ＬＤＲＱ端子６８からバスホールド要求信号９７を受け
付け、反転ＨＬＤＡＫ端子６９にバスホールドアクノリ
ッジ信号９８を出力すること、および、外部バスステー
トカウンタ３４がバスホールドステートに移行できるこ
とである。
ＬＤＲＱ端子６８からバスホールド要求信号９７を受け
付け、反転ＨＬＤＡＫ端子６９にバスホールドアクノリ
ッジ信号９８を出力すること、および、外部バスステー
トカウンタ３４がバスホールドステートに移行できるこ
とである。
【００９７】その他の構成は、第１の実施の形態と同様
なので説明は省略する。
なので説明は省略する。
【００９８】バスホールドに対応した外部バスサイクル
の状態遷移図を示した図７（ａ）および外部バスサイク
ルを識別するためのサービスフラグの状態図を示した図
７（ｂ）を参照すると、Ｔ１は外部バスにアドレスを出
力するステート、Ｔ２は外部バスにデータを出力、また
は外部バスからデータを入力するステート、ＴＨはバス
ホールドステート、Ｔ３は外部バスサイクルの最後のス
テート、または外部バスサイクルが起動していないステ
ートである。
の状態遷移図を示した図７（ａ）および外部バスサイク
ルを識別するためのサービスフラグの状態図を示した図
７（ｂ）を参照すると、Ｔ１は外部バスにアドレスを出
力するステート、Ｔ２は外部バスにデータを出力、また
は外部バスからデータを入力するステート、ＴＨはバス
ホールドステート、Ｔ３は外部バスサイクルの最後のス
テート、または外部バスサイクルが起動していないステ
ートである。
【００９９】また、内蔵周辺バスサイクルの状態遷移は
第１の実施の形態で用いた図４（ａ）および図４（ｂ）
と同様であり、ＰＴ１は内蔵周辺バスにアドレスを出力
するステートであり、ＰＴ２は内蔵周辺バスにデータを
出力し、あるいは内蔵周辺バスからデータを入力するス
テートである。ＰＴ３は内蔵周辺バスサイクルの最後の
ステートであり、これらのステートもマイクロコンピュ
ータ１１内のシステムクロックに同期して遷移する。
第１の実施の形態で用いた図４（ａ）および図４（ｂ）
と同様であり、ＰＴ１は内蔵周辺バスにアドレスを出力
するステートであり、ＰＴ２は内蔵周辺バスにデータを
出力し、あるいは内蔵周辺バスからデータを入力するス
テートである。ＰＴ３は内蔵周辺バスサイクルの最後の
ステートであり、これらのステートもマイクロコンピュ
ータ１１内のシステムクロックに同期して遷移する。
【０１００】バスコントローラ３３は、外部バスステー
トカウンタ３４に併せてサービスフラグＳＢＲＳＶＦ１
１０、ＦＥＴＳＶＦ１１１およびＭＥＭＳＶＦ１１２を
もっており、外部バスサイクルの種類の識別に使用す
る。例えば分岐サイクル時にはＳＢＲＳＶＦ１１０が
“１”に、フェッチサイクル実行時にはＦＥＴＳＶＦ１
１１が“１”に、外部メモリアクセスサイクル実行時に
はＭＥＭＳＶＦ１１２が“１”に、外部バスサイクルが
起動していないときは全てのサービスフラグ１１０〜１
１２が“０”となる。
トカウンタ３４に併せてサービスフラグＳＢＲＳＶＦ１
１０、ＦＥＴＳＶＦ１１１およびＭＥＭＳＶＦ１１２を
もっており、外部バスサイクルの種類の識別に使用す
る。例えば分岐サイクル時にはＳＢＲＳＶＦ１１０が
“１”に、フェッチサイクル実行時にはＦＥＴＳＶＦ１
１１が“１”に、外部メモリアクセスサイクル実行時に
はＭＥＭＳＶＦ１１２が“１”に、外部バスサイクルが
起動していないときは全てのサービスフラグ１１０〜１
１２が“０”となる。
【０１０１】さらに、バスコントローラ３３も内蔵周辺
バスステートカウンタ３５と併せてサービスフラグＩＯ
ＭＳＶＦ１１３をもっており、内蔵周辺バスサイクルの
状態の識別に使用している。すなわち、周辺Ｉ／Ｏアク
セスサイクル実行時にはＩＯＭＳＶＦ１１３が“１”と
なり、周辺Ｉ／Ｏアクセスサイクルが起動していないと
きはＩＯＭＳＶＦ１１３が“０”となる。
バスステートカウンタ３５と併せてサービスフラグＩＯ
ＭＳＶＦ１１３をもっており、内蔵周辺バスサイクルの
状態の識別に使用している。すなわち、周辺Ｉ／Ｏアク
セスサイクル実行時にはＩＯＭＳＶＦ１１３が“１”と
なり、周辺Ｉ／Ｏアクセスサイクルが起動していないと
きはＩＯＭＳＶＦ１１３が“０”となる。
【０１０２】バスホールド状態で、周辺Ｉ／ＯのＭ１〜
Ｍ４番地へリードアクセスしたときのタイミングチャー
トを示した図８を参照すると、全てのバスサイクルはノ
ーウェイトとしている。
Ｍ４番地へリードアクセスしたときのタイミングチャー
トを示した図８を参照すると、全てのバスサイクルはノ
ーウェイトとしている。
【０１０３】動作を説明すると、リセット状態で外部バ
スステートおよび内蔵周辺バスステートはそれぞれＴ３
およびＰＴ３の状態になり、ＣＰＵ２０からのリクエス
ト要求がアクティブになると、バスコントローラ３３は
バスサイクルを起動するが、既に同じバスに別のサイク
ルが起動中であればそのバスサイクルが終了するまで新
しいバスサイクルの起動は待機させられる。
スステートおよび内蔵周辺バスステートはそれぞれＴ３
およびＰＴ３の状態になり、ＣＰＵ２０からのリクエス
ト要求がアクティブになると、バスコントローラ３３は
バスサイクルを起動するが、既に同じバスに別のサイク
ルが起動中であればそのバスサイクルが終了するまで新
しいバスサイクルの起動は待機させられる。
【０１０４】ＣＰＵ２０からのメモリリクエスト要求９
３によりバスサイクルが起動すときに、バスコントロー
ラ３３はメモリリクエスト要求９３に指示されたアドレ
スから外部メモリアクセスか周辺Ｉ／Ｏアクセスかを識
別する。
３によりバスサイクルが起動すときに、バスコントロー
ラ３３はメモリリクエスト要求９３に指示されたアドレ
スから外部メモリアクセスか周辺Ｉ／Ｏアクセスかを識
別する。
【０１０５】外部メモリアクセスであれば、サービスフ
ラグＭＥＭＳＶＦ１１２を“１”にセットして外部バス
ステートはＴ１へ遷移する。周辺Ｉ／Ｏアクセスであれ
ばサービスフラグＩＯＭＳＶＦ１１３を“１”にセット
して内蔵周辺バスステートはＰＴ１へ遷移する。
ラグＭＥＭＳＶＦ１１２を“１”にセットして外部バス
ステートはＴ１へ遷移する。周辺Ｉ／Ｏアクセスであれ
ばサービスフラグＩＯＭＳＶＦ１１３を“１”にセット
して内蔵周辺バスステートはＰＴ１へ遷移する。
【０１０６】外部バスステートのＴ１からＴ２および内
蔵周辺バスステートはＰＴ１からＰＴ２へはそれぞれ無
条件に遷移し、Ｔ２の状態で外部バスサイクルにウェイ
ト要求があればＴ２に留まり、同様にＰＴ２の状態で内
蔵周辺バスサイクルにウエイト要求があればＰＴ２に留
まる。ウェイト要求が無ければＴ３およびＰＴ３へそれ
ぞれ遷移する。
蔵周辺バスステートはＰＴ１からＰＴ２へはそれぞれ無
条件に遷移し、Ｔ２の状態で外部バスサイクルにウェイ
ト要求があればＴ２に留まり、同様にＰＴ２の状態で内
蔵周辺バスサイクルにウエイト要求があればＰＴ２に留
まる。ウェイト要求が無ければＴ３およびＰＴ３へそれ
ぞれ遷移する。
【０１０７】バスコントローラ３３は、ＣＰＵ２０から
のリクエスト要求９３が分岐要求であればサービスフラ
グＳＢＲＳＶＦ１１０をセットし、リクエストが無い場
合でもインストラクション・キュー５０が一杯でない限
り外部メモリ１００から命令フェッチサイクルを起動
し、ＦＥＴＳＶＦ１１１をそれぞれ“１”にセットして
Ｔ１へ遷移する。それ以降の遷移も上述した遷移と同様
である。
のリクエスト要求９３が分岐要求であればサービスフラ
グＳＢＲＳＶＦ１１０をセットし、リクエストが無い場
合でもインストラクション・キュー５０が一杯でない限
り外部メモリ１００から命令フェッチサイクルを起動
し、ＦＥＴＳＶＦ１１１をそれぞれ“１”にセットして
Ｔ１へ遷移する。それ以降の遷移も上述した遷移と同様
である。
【０１０８】バスホールド状態で周辺Ｉ／ＯのＭ１〜Ｍ
４番地へリードアクセスしたときのタイミングチャート
を示した図８を参照すると、この例では、全てのバスサ
イクルはノーウェイトとしている。命令フェッチサイク
ル１のＴ２ステートで、反転ＨＬＤＲＱ端子６８がアク
ティブ（“０”）になるので、命令フェッチサイクル１
の終了後、外部バスステートカウンタ３４はＴＨステー
トへと遷移する。
４番地へリードアクセスしたときのタイミングチャート
を示した図８を参照すると、この例では、全てのバスサ
イクルはノーウェイトとしている。命令フェッチサイク
ル１のＴ２ステートで、反転ＨＬＤＲＱ端子６８がアク
ティブ（“０”）になるので、命令フェッチサイクル１
の終了後、外部バスステートカウンタ３４はＴＨステー
トへと遷移する。
【０１０９】反転ＨＬＤＡＫ端子６９をアクティブ
（“０”）として、端子６５，６７からの信号の出力を
ハイインピーダンスにする。
（“０”）として、端子６５，６７からの信号の出力を
ハイインピーダンスにする。
【０１１０】ここで、命令フェッチサイクル１のＴ１
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３３は、サービスフラグＩＯ
ＭＳＶＦ１１３を“１”にセットして直に周辺Ｉ／Ｏア
クセスサイクルを起動する。
で、ＣＰＵ２０から周辺Ｉ／Ｏのアクセス要求があった
とする。バスコントローラ３３は、サービスフラグＩＯ
ＭＳＶＦ１１３を“１”にセットして直に周辺Ｉ／Ｏア
クセスサイクルを起動する。
【０１１１】以降、周辺Ｉ／Ｏのアクセス要求に応じて
サービスフラグＩＯＭＳＶＦ１１３が“１”を維持して
いる間は、週辺Ｉ／Ｏアクセスサイクル２〜４を連続し
て起動している。
サービスフラグＩＯＭＳＶＦ１１３が“１”を維持して
いる間は、週辺Ｉ／Ｏアクセスサイクル２〜４を連続し
て起動している。
【０１１２】従来例の様に、外部バスサイクルと内蔵周
辺バスサイクルを一つのバスステートカウンタでカウン
トする構成であれば、バスホールド中に周辺Ｉ／Ｏアク
セスを起動することは不可能であるが、第２の実施の形
態のように、外部バスステートカウンタ３４と、内蔵周
辺バスステートカウンタ３２の二つのバスステートカウ
ンタをもつことにより、バスホールド中であっても周辺
Ｉ／Ｏのメモリアクセスサイクルを並列に起動すること
ができる。
辺バスサイクルを一つのバスステートカウンタでカウン
トする構成であれば、バスホールド中に周辺Ｉ／Ｏアク
セスを起動することは不可能であるが、第２の実施の形
態のように、外部バスステートカウンタ３４と、内蔵周
辺バスステートカウンタ３２の二つのバスステートカウ
ンタをもつことにより、バスホールド中であっても周辺
Ｉ／Ｏのメモリアクセスサイクルを並列に起動すること
ができる。
【０１１３】
【発明の効果】以上説明したように、本発明のデータ処
理装置は、従来のデータパス手段に代えて中央演算処理
手段が出力するメモリアドレスとライトデータとから一
方を選択して複数の周辺回路へ出力する選択手段として
１６個のセレクタを更に備えたデータパス手段が用いら
れ、かつ従来のバスコントローラに代えて外部バスヘの
バスサイクルのステート数をカウントする外部バスステ
ートカウンタおよび内蔵周辺バスへのバスサイクルのス
テート数をカウントする内蔵周辺バスステートカウンタ
として２ビットカウンタとを有するバスコントローラが
用いられ、外部バスステートカウンタのカウント結果に
基づく外部メモリの命令フェッチサイクルと、内蔵周辺
バスステートカウンタのカウント結果に基づく周辺回路
のデータアクセスサイクルとを並列に起動するバスサイ
クル並列制御手段を有するので、外部メモリからの命令
フェッチを中断することなく、周辺Ｉ／Ｏのメモリアク
セ実行することができる。
理装置は、従来のデータパス手段に代えて中央演算処理
手段が出力するメモリアドレスとライトデータとから一
方を選択して複数の周辺回路へ出力する選択手段として
１６個のセレクタを更に備えたデータパス手段が用いら
れ、かつ従来のバスコントローラに代えて外部バスヘの
バスサイクルのステート数をカウントする外部バスステ
ートカウンタおよび内蔵周辺バスへのバスサイクルのス
テート数をカウントする内蔵周辺バスステートカウンタ
として２ビットカウンタとを有するバスコントローラが
用いられ、外部バスステートカウンタのカウント結果に
基づく外部メモリの命令フェッチサイクルと、内蔵周辺
バスステートカウンタのカウント結果に基づく周辺回路
のデータアクセスサイクルとを並列に起動するバスサイ
クル並列制御手段を有するので、外部メモリからの命令
フェッチを中断することなく、周辺Ｉ／Ｏのメモリアク
セ実行することができる。
【０１１４】
【表１】
【０１１５】例えば、組み込み用途向けのデータ処理装
置として、ロード／ストア命令を基本とするＲＩＳＣア
ーキテクチァに基づくＣＰＵを備えた場合について説明
すると、表１に示すように全命令の約５０％をメモリア
クセス命令が占め、外部アクセス命令と周辺Ｉ／Ｏアク
セス命令とはそれぞれ２５％ずつとし、外部アクセス命
令はワードアクセスとハーフアクセスとがそれぞれ１
２．５％ずつ、周辺Ｉ／Ｏのアクセスは全てハーフワー
ド／バイトアクセスとする。
置として、ロード／ストア命令を基本とするＲＩＳＣア
ーキテクチァに基づくＣＰＵを備えた場合について説明
すると、表１に示すように全命令の約５０％をメモリア
クセス命令が占め、外部アクセス命令と周辺Ｉ／Ｏアク
セス命令とはそれぞれ２５％ずつとし、外部アクセス命
令はワードアクセスとハーフアクセスとがそれぞれ１
２．５％ずつ、周辺Ｉ／Ｏのアクセスは全てハーフワー
ド／バイトアクセスとする。
【０１１６】また、外部バスおよび内蔵周辺バス幅を１
６ビット、平均命令長を２．５バイト、アクセスは全て
ノーウェイトとする。
６ビット、平均命令長を２．５バイト、アクセスは全て
ノーウェイトとする。
【０１１７】
【表２】
【０１１８】表２を参照すると、従来例ではメモリアク
セス命令以外のその他の命令が３．５クロック、外部メ
モリワードアクセスが１．６８７５クロック、外部メモ
リハーフワード／バイトアクセスが１．１３２５クロッ
ク、周辺Ｉ／Ｏアクセスが２．６２５クロック必要とな
るのでトータルで９．３７５クロック／命令となる。
セス命令以外のその他の命令が３．５クロック、外部メ
モリワードアクセスが１．６８７５クロック、外部メモ
リハーフワード／バイトアクセスが１．１３２５クロッ
ク、周辺Ｉ／Ｏアクセスが２．６２５クロック必要とな
るのでトータルで９．３７５クロック／命令となる。
【０１１９】一方、本発明のデータ処理装置では、周辺
Ｉ／Ｏアクセスが命令フェッチと並列に実行できるか
ら、周辺周辺Ｉ／Ｏアクセス命令の実行は平均で命令フ
ェッチによる７．５クロックのみとなり、トータルで
８．６２５クロック／命令となる。
Ｉ／Ｏアクセスが命令フェッチと並列に実行できるか
ら、周辺周辺Ｉ／Ｏアクセス命令の実行は平均で命令フ
ェッチによる７．５クロックのみとなり、トータルで
８．６２５クロック／命令となる。
【０１２０】したがって、システムの処理能力を１命令
に必要なクロック数で計れば、本発明により最小限のハ
ードウェアの追加により、システムの処理能力は約８％
向上することになり、実用的効果は極めて高い。
に必要なクロック数で計れば、本発明により最小限のハ
ードウェアの追加により、システムの処理能力は約８％
向上することになり、実用的効果は極めて高い。
【図１】本発明のデータ処理装置の第１の実施の形態の
構成を示す図である。
構成を示す図である。
【図２】（ａ）図１における内蔵周辺バスステートカウ
ンタにおける３状態を記憶するための２ビットカウンタ
の回路図である。 （ｂ）２ビットカウンタの３状態を示す図である。
ンタにおける３状態を記憶するための２ビットカウンタ
の回路図である。 （ｂ）２ビットカウンタの３状態を示す図である。
【図３】（ａ）外部バスサイクルの状態遷移図である。 （ｂ）外部バスサイクルの種類を識別するためのサービ
スフラグの状態図である。
スフラグの状態図である。
【図４】（ａ）内蔵周辺バスサイクルの状態遷移図であ
る。 （ｂ）内蔵周辺バスサイクルの種類を識別するためのサ
ービスフラグの状態図である。
る。 （ｂ）内蔵周辺バスサイクルの種類を識別するためのサ
ービスフラグの状態図である。
【図５】第１の実施の形態における周辺Ｉ／Ｏアクセス
のタイミングチャートである。
のタイミングチャートである。
【図６】本発明のデータ処理装置の第２の実施の形態の
構成を示す図である。
構成を示す図である。
【図７】（ａ）バスホールドに対応した外部バスサイク
ルの状態遷移図である。 （ｂ）外部バスサイクルの種類を識別するためのサービ
スフラグの状態図である。
ルの状態遷移図である。 （ｂ）外部バスサイクルの種類を識別するためのサービ
スフラグの状態図である。
【図８】第２の実施の形態における周辺Ｉ／Ｏアクセス
のタイミングチャートである。
のタイミングチャートである。
【図９】従来のデータ処理装置の構成例を示すブロック
図である。
図である。
【図１０】（ａ）従来例におけるバスサイクルの状態遷
移図である。 （ｂ）そのバスサイクルの種類を識別するためのサービ
スフラグの状態図である。
移図である。 （ｂ）そのバスサイクルの種類を識別するためのサービ
スフラグの状態図である。
【図１１】従来例における周辺Ｉ／Ｏアクセスのタイミ
ングチャートである。
ングチャートである。
１０，１１，１２ マイクロコンピュータ ２０ ＣＰＵ ２５，２６ データパス ３０，３３，３５ バスコントローラ ３１，３４ 外部バスステートカウンタ ３２ 内蔵周辺バスステートカウンタ ３６ バスステートカウンタ ４０〜４９ 周辺回路 ５０ インストラクション・キュー ５１ プリフェッチポインタ ５２〜５６ ラッチ ６０ インクリメンタ ６５〜６７ 端子 ６１〜６３ セレクタ ７０〜８２ バス ９０ 内蔵周辺バス ９１ 内蔵周辺バス制御信号群 ９２，９６ 外部バス制御信号群 ９３ リクエスト信号群 ９４ アクノリッジ信号群 ９５ 外部バス １００ 外部メモリ １１０〜１１３ サービスフラグ ３２１ ＮＡＮＤ回路 ３２２，３２４ フリップフロップ回路 ３２３ ＡＮＤ−ＯＲ回路 ３２５ ＮＯＲ回路
Claims (7)
- 【請求項１】 中央演算処理手段と命令を格納する外部
メモリと特定のアドレスにマッピングされたレジスタを
もつ複数の周辺回路とこれらの外部メモリおよび周辺回
路にそれぞれアドレスおよびライトデータを出力しかつ
リードデータを入力する第１のデータパス手段と外部バ
スサイクルおよび内蔵周辺バスサイクルのバスサイクル
数をカウントするバスステートカウンタを内部にもち外
部バス制御信号を前記外部メモリへ出力しかつ内蔵周辺
バス制御信号を前記周辺回路に出力するとともに前記第
１のデータパス手段を制御するための信号を出力する第
１のバスコントロール手段とを備えるとともに、前記中
央演算処理手段が前記外部メモリから命令をフェッチし
ながら前記外部バスおよび前記内蔵周辺バスを介してそ
れぞれ前記外部メモリおよび前記周辺回路群へメモリア
クセスを行なうマイクロコンピュータ内蔵のデータ処理
装置において；前記第１のデータパス手段に代えて前記
中央処理手段が出力するメモリアドレスとライトデータ
とから一方を選択して複数の前記周辺回路へ出力する選
択手段を更に備えた第２のデータパス手段が用いられ、
かつ前記第１のバスコントローラに代えて前記外部バス
ヘのバスサイクルのステート数をカウントする外部バス
ステートカウンタおよび前記内蔵周辺バスへのバスサイ
クルのステート数をカウントする内蔵周辺バスステート
カウンタを有する第２のバスコントローラが用いられ、
前記外部バスステートカウンタのカウント結果に基づく
前記外部メモリの命令フェッチサイクルと、前記内蔵周
辺バスステートカウンタのカウント結果に基づく前記周
辺回路のデータアクセスサイクルとを並列に起動するバ
スサイクル並列制御手段を有することを特徴とするデー
タ処理装置。 - 【請求項２】 前記データパス手段は、プリフェッチの
アドレスを格納するプリフェッチポインタと、前記中央
演算処理手段から出力されるアドレスを記憶する第１の
ラッチと、このラッチから出力されるアドレスと前記プ
リフェッチポインタから出力されるアドレスと前記中央
演算処理手段から出力されるライトデータとから１つを
選択する第１のセレクタと、このセレクタから出力され
るアドレスを２インクリメントして前記プリフェッチポ
イタに出力するインクリメンタと、前記第１のセレクタ
から出力されるアドレスおよびライトデータを記憶し前
記外部バスヘ出力する第２のラッチと、前記外部メモリ
から前記外部バスを介して出力されるリードデータを記
憶する第３のラッチと、このラッチから出力される前記
リードデータと前記周辺回路から出力されるリードデー
タとから１つを選択する第２のセレクタと、このセレク
タから出力されるデータを記憶し前記中央演算処理手段
に出力する第４のラッチと、前記第３のラッチから出力
されるプリフェッチデータを複数のバッファに記憶し前
記中央演算処理手段に命令データとして出力するインス
トラクション・キューと、前記第１のラッチから出力さ
れるアドレスと前記中央演算処理手段から出力されるラ
イトデータとから１つを選択する第３のセレクタと、こ
のセレクタから出力されるアドレスおよびライトデータ
を記憶し前記内蔵周辺バスへ出力する第５のラッチとか
らなる請求項１記載のデータ処理装置。 - 【請求項３】 前記バスサイクル並列制御手段は、前記
中央演算処理手段が指示するメモリリクエストのアドレ
スに応答して前記第１のバスコントローラが前記外部メ
モリまたは前記周辺回路のいずれに対するリクエストか
を識別して前記周辺回路のリクエストであれば前記外部
バスステートカウンタが前記外部メモリからの命令フェ
ッチを実行中であっても、前記内蔵周辺バスステートカ
ウンタが前記第２のセレクタを制御して前記周辺回路へ
のアドレスまたはライトデータを出力させることによ
り、前記命令フェッチサイクルと前記周辺回路のメモリ
アクセスを平行して実行する請求項１または２記載のデ
ータ処理装置。 - 【請求項４】 前記命令フェッチ実行期間中に前記中央
演算処理手段から前記周辺回路のアクセスを要求された
とき、前記内蔵周辺バスステートカウンタは、前記第３
のセレクタで内蔵周辺回路のアクセスアドレスを選択し
て前記内蔵周辺バスに出力する第１の周辺回路バスステ
ートと、前記第３のセレクタで前記中央演算処理手段が
出力したライトデータを選択して前記内蔵周辺バスへ出
力するかまたは前記周辺回路から前記内蔵周辺バスに出
力されたデータを前記中央演算処理手段に取り込むかの
いずれかを実行する第２の周辺回路バスステートと、前
記周辺回路のメモリアクセスが終了したことを前記中央
演算処理手段に通知した後次のバスサイクルのアクセス
要求を待機する第３の周辺回路バスステートとをそれぞ
れ設定するための３状態の信号を生成する請求項１また
は２記載のデータ処理装置。 - 【請求項５】 前記中央演算処理手段から前記命令フェ
ッチを要求されたとき、前記外部バスステートカウンタ
は、前記第１のセレクタで前記外部メモリのアクセスア
ドレスとプリフェッチアドレスとから１つを選択して前
記外部バスに出力する第１のバスステートと、前記外部
メモリから前記外部バスに出力されたリードデータを前
記中央演算処理手段に取り込みまたは前記演算処理手段
から前記外部バスへライトデータを出力する第２のバス
ステートと、次のバスサイクルのアクセス要求を待機す
る第３のバスステートと、バスホールドリクエスト信号
入力端子に外部から供給されるバスホールドリクエスト
信号のアクティブ状態に応答して、前記第３のバスステ
ートからバスホールド状態へ遷移し、前記バスホールド
リクエスト信号が非アクティブになると再び前記第３の
バスステートに復帰する第４のバスステートをそれぞれ
設定するための４状態の信号を生成する請求項１記載の
データ処理装置。 - 【請求項６】 前記内蔵周辺バスステートカウンタは、
リセット機能を有しＡＮＤ回路の出力データをクロック
信号に同期して読み込む第１のフリップフロップ回路お
よびＡＮＤ−ＯＲ回路の出力データをクロック信号に同
期して読み込む第２のフリップフロップ回路を有し、前
記第１のフリップフロップ回路の出力端が前記ＡＮＤ−
ＯＲ回路のＯＲ側入力端に接続されるとともにＮＯＲ回
路の一方の入力端にも接続され、前記第２のフリップフ
ロップ回路の出力端が前記ＡＮＤ−ＯＲ回路のＡＮＤ側
の一方の入力端に接続されるとともに前記ＮＯＲ回路の
他方の入力端にも接続され、このＮＯＲ回路の出力端が
前記ＡＮＤ回路の一方の入力端に接続され他方の入力端
には前記内蔵周辺バスサイクルの起動要因があるときに
ハイレベルとなる信号が供給され、前記ＡＮＤ−ＯＲ回
路のＡＮＤ側の他方の入力端には前記内蔵周辺バスサイ
クルを待機状態にするときにハイレベルとなる信号が供
給される構成からなり、前記第１および前記第２のフリ
ップフロップ回路の出力をそれぞれ前記第１および前記
第２の周辺回路バスステートの設定信号とし、前記ＮＯ
Ｒ回路の出力を前記第３の周辺回路バスステートの設定
信号とする請求項１または２記載のデータ処理装置。 - 【請求項７】 バスホールドリクエスト信号入力端子お
よびバスホールドアクノリッジ信号出力端子を備え、前
記バスホールドリクエスト信号入力端子に外部から供給
されるバスホールドリクエスト信号に応答して、前記第
２のバスコントローラが前記外部メモリ制御信号の出力
端子および前記外部バスと接続する入出力端子をハイイ
ンピーダンス状態にして前記外部バスを開放状態にする
とともに、前記バスホールドアクノリッジ信号出力端子
を介してバスホールド受信を外部に通知する請求項１記
載のデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177241A JP2976850B2 (ja) | 1995-07-13 | 1995-07-13 | データ処理装置 |
| EP96111213A EP0753818A3 (en) | 1995-07-13 | 1996-07-11 | Data processor having bus controller for controlling a plurality of buses independently of each other |
| US08/679,128 US5889966A (en) | 1995-07-13 | 1996-07-12 | Data processor having bus controller for controlling a plurality of buses independently of each other |
| KR1019960028308A KR100249536B1 (ko) | 1995-07-13 | 1996-07-13 | 다수의 버스를 서로 독립적으로 제어하기 위한 버스콘트롤러를 가진 데이터 처리기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177241A JP2976850B2 (ja) | 1995-07-13 | 1995-07-13 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926932A true JPH0926932A (ja) | 1997-01-28 |
| JP2976850B2 JP2976850B2 (ja) | 1999-11-10 |
Family
ID=16027625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7177241A Expired - Lifetime JP2976850B2 (ja) | 1995-07-13 | 1995-07-13 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5889966A (ja) |
| EP (1) | EP0753818A3 (ja) |
| JP (1) | JP2976850B2 (ja) |
| KR (1) | KR100249536B1 (ja) |
Families Citing this family (5)
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| US8031865B2 (en) * | 2004-01-08 | 2011-10-04 | Encryption Solutions, Inc. | Multiple level security system and method for encrypting data within documents |
| US7526643B2 (en) * | 2004-01-08 | 2009-04-28 | Encryption Solutions, Inc. | System for transmitting encrypted data |
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| JPH06332844A (ja) * | 1993-05-24 | 1994-12-02 | Sharp Corp | マイクロコンピュータ |
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| US5644756A (en) * | 1995-04-07 | 1997-07-01 | Motorola, Inc. | Integrated circuit data processor with selectable routing of data accesses |
| DE69633166T2 (de) * | 1995-05-26 | 2005-08-18 | National Semiconductor Corp., Santa Clara | Integrierter schaltkreis mit mehreren funktionen und gemeinsamer verwendung mehrerer interner signalbusse zur verteilung der steuerung des buszugriffes und der arbitration |
| EP0775347B1 (en) * | 1995-05-26 | 2002-03-06 | National Semiconductor Corporation | Integrated primary bus and secondary bus controller with reduced pin count |
-
1995
- 1995-07-13 JP JP7177241A patent/JP2976850B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-11 EP EP96111213A patent/EP0753818A3/en not_active Withdrawn
- 1996-07-12 US US08/679,128 patent/US5889966A/en not_active Expired - Lifetime
- 1996-07-13 KR KR1019960028308A patent/KR100249536B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646395A (ja) * | 1992-07-27 | 1994-02-18 | Hitachi Ltd | データ圧縮装置 |
| JPH06332844A (ja) * | 1993-05-24 | 1994-12-02 | Sharp Corp | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976850B2 (ja) | 1999-11-10 |
| KR100249536B1 (ko) | 2000-03-15 |
| EP0753818A3 (en) | 1999-02-03 |
| EP0753818A2 (en) | 1997-01-15 |
| KR970007620A (ko) | 1997-02-21 |
| US5889966A (en) | 1999-03-30 |
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