JPH01135058A - 半導体装置 - Google Patents

半導体装置

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JPH01135058A
JPH01135058A JP62292118A JP29211887A JPH01135058A JP H01135058 A JPH01135058 A JP H01135058A JP 62292118 A JP62292118 A JP 62292118A JP 29211887 A JP29211887 A JP 29211887A JP H01135058 A JPH01135058 A JP H01135058A
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JP
Japan
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tab
semiconductor
package
lead
semiconductor device
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Pending
Application number
JP62292118A
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English (en)
Inventor
Isao Akima
勇夫 秋間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP62292118A priority Critical patent/JPH01135058A/ja
Publication of JPH01135058A publication Critical patent/JPH01135058A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度実装に適した半導体装置に関するもの
である。
〔従来の技術〕
単一の半導体装置において、2以上の半導体ペレットを
搭載した技術について記載されている例としては、特願
昭52−154487号がある。
かかる出願においては、半導体ペレットの面付は実装に
際して、互いに対向面となるようにして1対の半導体ペ
レットを装着した技術が示されている。
〔発明が解決しようとする問題点〕
ところが、前記技術は、1対の半導体ペレットを互いの
対向面となる位置に装着しているため、実装高さが2倍
程度になってしまうという問題点があった。
また、装着形態から実装個数も2個の半導体ペレットが
限界であり、これ以上の高密度実装は困難であった。
本発明は、上記問題点に着目してなされたものであり、
その目的は単一のパッケージにおける高密度実装技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、パッケージに封止されるタブの同一面上に複
数の半導体ペレットを装着したものである。
〔作用〕
上記した手段によれば、単一のパッケージで封止される
半導体ペレットの個数を増加できるため、半導体装置の
実装密度を高めることができる。
〔実施例〕
第1図は本発明の一実施例である半導体装置を示す断面
図、第2図は本実施例に用いられるリードフレームを示
す平面図、第3図a)〜d)はそれぞれ前記リードフレ
ームのタブの変形例を示す部分平面図である。
本実施例の半導体装置1は、いわゆる樹脂封止方式によ
るDILP (デュアル・イン・ライン・プラスチック
パッケージ)形の半導体装置であり、エポキシ系の樹脂
によりパッケージ本体2が構成されている。パッケージ
本体2の内部には、4個の半導体ベレッ)3a〜3dが
封止されているが、第1図では断面位置の関係でそのう
ちの2個のみが示されている。
各半導体ベレッ)3a〜3dは、42アロイ等の導電性
金属からなるタブ4上に銀(Ag)を混入した樹脂ペー
スト5によって取付けられており、該タブ4に対しては
、パッケージ本体2の外部よりインナーリード6が延設
されており、該インナーリード6の先端近傍の所定位置
と前記半導体ペレット3a〜3dのパッド7とは金(A
u)等からなる導電性のワイヤ8で結線された状態とな
っている。
このような半導体装置1の製造手順をさらに具体的に説
明すると下記の通りである。
まず、42アロイ等の板状の導電性金属がプレスあるい
はエツチング等により加工されて第2図に示されるよう
なリードフレーム10が形成される。このリードフレー
ム10は、枠部10a、10bに囲まれた範囲を1単位
として、例えばこれが横方向に数個連結された状態で形
成される。
前記枠部10a、IGbの中央には、第2図の左右の枠
部10bより連結されたタブ吊りリード11によって支
持されたタブ4が設けられている。
本実施例において、該タブ4はその周囲に4箇所のペレ
ット装着部12を有している。第2図において、該タブ
4の中央には四角形状のホール13が形成されているが
、これは樹脂封止時における熱ストレスを吸収させると
ともに、タブ4の上下面の樹脂の剥離を防止するための
ものである。
また、第2図の上下の枠部10aからはリード14が各
ペレット装着部12に対して延設されており、該リード
14はその途中部分で互いにタイバー15により連結さ
れ、このタイバー15と左右の枠部10bとで囲まれた
部分がパッケージ本体2を構成する樹脂中に封止される
範囲となる。
前記リード14において、タイバー15の内側はインナ
ーリード6を構成しており、該インナーリード6の先端
はタブ4の各ペレット装着部12に対して非接触でかつ
近傍となる位置まで入り込んで延設されている。第2図
に図示したインナーリード6の先端形状は一例であり、
他の形状に加工したものであっても全く差支えない。
前記形状で加工されたタブ4の各ペレ7)装着部12に
は、それぞれ回路形成面を上面にした状態で半導体ペレ
ッ)3a〜3dが樹脂ペースト5によって装着されてい
る。この半導体ペレット3a〜3dは例えば、シリコン
(Si)の単結晶で構成される円柱状のインゴットを幅
方向にスライスし、このスライス面に拡散工程等を通じ
て所定の回路領域を形成し、これを四角形状に分割する
ことにより得られるものである。
該半導体ペレッ)3a〜3dの上面には駆動電源の供給
、信号の人出力を行うアルミニウム(Aβ)等からなる
パッド7が形成されており、該パッド7と前記インナー
リード6とは金(Au)等のワイヤ8で結線されている
。このワイヤ8の結線を簡単に説明すると下記の通りで
ある。
まずワイヤ8の一端を加熱して溶融ボール状に形成し、
該溶融ボール部分を半導体ペレットのパッド7に圧着す
ることで第1ボンデイングを行う。
次に、前記ワイヤ8をループを描くように十分な長さを
確保して、その他端部分をインナーIJ −ドロのリー
ド面上に圧着して第2ボンデイングを行った後、余線部
分を切断して完了するものである。
かかるワイヤ8の結線により、半導体ペレット3a〜3
dは外部よりリード14を通じて電源の供給および信号
の人出力が実現されている。なお、本実施例では、各ペ
レット装着部12に装着される半導体ペレッ)3a〜3
dがメモリ素子等のように、入出力を共通化できる場合
、単一のインナーリード6に対して、異なる半導体ペレ
ット3a〜3dのパッド7からのワイヤ8をボンディン
グすることも可能である。また、電源もしくはアースに
付いてはタブ4自体を共通ラインとして用いてもよい。
前記ワイヤ8の結線が完了した後、リードフレーム10
はモールドプレス装置の金型内に移されて、高温状態の
該金型に高圧注入される溶融樹脂によりパッケージ本体
2が形成される。
前記パッケージ本体2によってインナーリード6、タブ
4、半導体ペレッ)3a〜3dおよびワイヤ8が封止さ
れた後に、各リード14を連結していたタイバー15お
よび枠部10a、10bがそれぞれ切断除去されて、パ
ッケージ本体2の外部に独立状態となった各リード14
がL字状に折曲されて第1図の半導体装置1が得られる
なお、タブ4の形状としては、前記説明中の第2図に示
した形状のものに限られず、たとえば第3図(a)〜(
社)に示した形状のものであってもよい。
すなわち、同図(a)は、4個の半導体ペレット3a〜
3dをタブ4の最小面積で装着したものであり、各半導
体ペレッ)3a〜3d毎のパッド間を直接ワイヤボンデ
ィングすることも可能であり、リード14を経由した際
に問題となるノイズの発生を回避できる。
同図(b)は、(a)のタブ4の四角部を切除した形状
のものであり、このように四角部を切除することにより
、モールド時の熱的ストレスを緩和することが可能とな
る。
同図(C)は、半導体ベレッ)3a、3bを2個搭載し
た場合のタブ形状の一例である。
さらに、同図(6)はタブ吊りリード11が4角方向か
ら延設された構造であり、たとえば4方向にリードが突
出形成されるフラットパッケージ方式の半導体装置に有
効である。
なお、いうまでもないが、同図(a)〜〔のはいずれも
タブ形状のみを抽出して示したものであり、インナーリ
ード6等は図示を省略しである。
このように、本実施例によれば以下の効果を得ることが
できる。
(1)、タブ4の同一面上に複数の半導体ペレット3a
〜3dを装着したことにより、単一のパッケージ本体2
で高密度実装の可能な半導体装置1を提供できる。
(2)、前記(1)により、人出力信号あるいは電源等
を共通化できるため、単一のパッケージ本体2で単一の
半導体ペレットを封止した場合に比べて低コスト化を実
現できる。
(3)、前記(1)により、半導体ペレット3a〜3d
同士の信号の人出力を行う場合、パッケージ本体2外の
り−ド14を経由せずにパッケージ本体2の内部のみで
結線が可能となるため、リード14のインダクタンスに
よるノイズの影響を防止でき、信頼性の高い作動を実現
できる。
(4)、タブ面の空き部分に表裏面を貫通するホール1
3を開設することにより、加熱によるタブ4の熱的スト
レスを吸収することができる。
〔5)、タブ面の空き部分に表裏面を貫通するホール1
3を開設することにより、両面の樹脂の結合強度を高め
ることができ、タブ4又はインナーリード6と樹脂界面
の剥離を防止できる。
(6)、タブ4の四角部を切除することにより、加熱に
よるタブ4の熱的ストレスを吸収することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では4個の半導体ベレット3a〜3d
もしくは2個の半導体ペレッ)3a、3bをタブ4の同
一面上に装着した場合について説明したが、3個あるい
は5個以上の半導体ペレットを装着したものであっても
よい。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆる樹脂封止方式によるD
ILP形の半導体装置に適用した場合について説明した
が、これに限定されるものではなく、フラットパッケー
ジ、Jリードパッケージ等地のパッケージ構造を有する
半導体装置においても適用可能である。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
すなわち、パッケージに封止されるタブの同一面上に複
数の半導体ペレットを装着することにより、単一のパッ
ケージで封止される半導体ペレットの個数を増加できる
ため、半導体装置の実装密度を高めることができる。
【図面の簡単な説明】
第1図は本発明の一実施例である半導体装置を示す断面
図、 第2図は前記実施例に用いられるリードフレームを示す
平面図、 第3図(a)〜(6)はそれぞれ前記実施例におけるリ
ードフレームのタブ形状の変形例を示す部分平面図であ
る。 1・・・半導体装置、2・・・パッケージ本体、3a〜
3d・・・半導体ペレット、4・・・タブ、5・・・樹
脂ペースト、6・・・インナーリード、7・・・パッド
、8・・・ワイヤ、10・・・リードフレーム、10a
、10b・・・枠部、11・・・タブ吊りリード、12
・・・ベレット装着部、13・・・ホール、14・・・
リード、15・・・タイバー。

Claims (1)

  1. 【特許請求の範囲】 1、外部と隔成されたパッケージの内部において、単一
    の板状部材の加工によって形成されたタブと、該タブの
    周囲に延設されその外端がパッケージの外部に延設され
    たリードとを有しており、前記タブの同一面上において
    前記リードと電気的に導通される少なくとも2以上の半
    導体ペレットが装着されていることを特徴とする半導体
    装置。 2、前記タブにおいて、半導体ペレットが装着されてい
    ない部分にタブの表裏面を貫通するホールが開設されて
    いることを特徴とする特許請求の範囲第1項記載の半導
    体装置。 3、前記リードと半導体ペレットとの電気的導通が、リ
    ードの特定箇所と半導体ペレットのパッドとを導電線で
    結線することにより行われていることを特徴とする特許
    請求の範囲第1項記載の半導体装置。
JP62292118A 1987-11-20 1987-11-20 半導体装置 Pending JPH01135058A (ja)

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JP62292118A JPH01135058A (ja) 1987-11-20 1987-11-20 半導体装置

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JPH01135058A true JPH01135058A (ja) 1989-05-26

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308214B1 (ko) * 1998-12-30 2001-12-17 윤종용 듀얼칩반도체집적회로장치
JP2013058542A (ja) * 2011-09-07 2013-03-28 Dainippon Printing Co Ltd リードフレームおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
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