JPH01134656A - 主記憶分散構成をもつ情報処理装置 - Google Patents
主記憶分散構成をもつ情報処理装置Info
- Publication number
- JPH01134656A JPH01134656A JP62293544A JP29354487A JPH01134656A JP H01134656 A JPH01134656 A JP H01134656A JP 62293544 A JP62293544 A JP 62293544A JP 29354487 A JP29354487 A JP 29354487A JP H01134656 A JPH01134656 A JP H01134656A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- main memory
- information
- processors
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title abstract description 30
- 230000015654 memory Effects 0.000 claims description 23
- 230000010365 information processing Effects 0.000 claims description 14
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する分野の説明
本発明は、主記憶装置の構成態様を考慮した主記憶分散
構成をもつ情報処理装置に関するものである。
構成をもつ情報処理装置に関するものである。
（２）従来技術の説明
マルチプロセッサ形式の情報処理装置の一般的な構成例
を第４図に示す。
を第４図に示す。
第４図において、１は各プロセッサから共通にアクセス
できる主記憶装置ｆ、２１．２２および２３はプロセッ
サ、２１−１．２２−１および２３−１はそれぞれプロ
セッサ２１．２２および２３の固有の記憶装置、３は共
通バスである。
できる主記憶装置ｆ、２１．２２および２３はプロセッ
サ、２１−１．２２−１および２３−１はそれぞれプロ
セッサ２１．２２および２３の固有の記憶装置、３は共
通バスである。
第５図は上記マルチプロセッサ形式の情報処理装置にお
ける一般的なアドレス割付けの態様を示す図であり、ア
ドレスの上位（または下位）に主記憶装置のアドレス領
域４を割付け、アドレスの下位（または上位）を各プロ
セッサ２１．２２および２３の固有の記憶装置のアドレ
ス領域５１゜５２および５３として割付けている（各プ
ロセッサの固有の記憶装置は他のプロセッサからアクセ
スできない。また各プロセッサが固有の記憶装置をアク
セスする場合は、共通バスを使用しない）。
ける一般的なアドレス割付けの態様を示す図であり、ア
ドレスの上位（または下位）に主記憶装置のアドレス領
域４を割付け、アドレスの下位（または上位）を各プロ
セッサ２１．２２および２３の固有の記憶装置のアドレ
ス領域５１゜５２および５３として割付けている（各プ
ロセッサの固有の記憶装置は他のプロセッサからアクセ
スできない。また各プロセッサが固有の記憶装置をアク
セスする場合は、共通バスを使用しない）。
従来この種の情報処理装置において１例えば１プロセツ
サ２１がプロセッサ２２へ情報を転送する場合の動作は
以下のようになる。主記憶装置ｌ上にはプロセッサ交信
域を設けておく。プロセッサ２１は共通バス３を確保し
たのち、固有の記憶装置２１−１の内容を主記憶装置１
上の交信域へ転送する。転送が終了するとプロセッサ２
１がプロセッサ２２に割込みを行って通知するか、ある
いはプロセッサ２２が主記憶装置ｌ上の交信域を監視し
ていて転送終了を検出する等の方法により。
サ２１がプロセッサ２２へ情報を転送する場合の動作は
以下のようになる。主記憶装置ｌ上にはプロセッサ交信
域を設けておく。プロセッサ２１は共通バス３を確保し
たのち、固有の記憶装置２１−１の内容を主記憶装置１
上の交信域へ転送する。転送が終了するとプロセッサ２
１がプロセッサ２２に割込みを行って通知するか、ある
いはプロセッサ２２が主記憶装置ｌ上の交信域を監視し
ていて転送終了を検出する等の方法により。
プロセッサ２２はプロセッサ２１からの情報転送を認識
する０次にプロセッサ２２は共通バス３を確保したのち
主記憶装置ｌ上に転送された情報を固有の記憶装置２２
−１に取り込み所要の処理を行う。逆に、プロセッサ２
２がプロセッサ２１へ情報を転送する場合も同様である
。
する０次にプロセッサ２２は共通バス３を確保したのち
主記憶装置ｌ上に転送された情報を固有の記憶装置２２
−１に取り込み所要の処理を行う。逆に、プロセッサ２
２がプロセッサ２１へ情報を転送する場合も同様である
。
以上に述べたように、プロセッサ２１とプロセッサ２２
との間で情報転送する場合、転送する情報を主記憶装置
ｌ上に一部バッファリングする必要があった。
との間で情報転送する場合、転送する情報を主記憶装置
ｌ上に一部バッファリングする必要があった。
このバッファリング処理のために主記憶装置１および共
通バス３の使用率が上昇し、情報処理装置全体の処理能
力が低下してしまうという問題があった・ （３）発明の目的 本発明は、これらの欠点を解決するため、情報の転送を
プロセッサ間で直接行うことを可能としたもので、以下
図面について詳細に説明する。
通バス３の使用率が上昇し、情報処理装置全体の処理能
力が低下してしまうという問題があった・ （３）発明の目的 本発明は、これらの欠点を解決するため、情報の転送を
プロセッサ間で直接行うことを可能としたもので、以下
図面について詳細に説明する。
（４）発明の構成および作用の説明
第１図は１本発明の実施例であり、１は各プロセッサか
ら共通にアクセス可能な主記憶装置、２１．２２および
２３はプロセッサ、２１−１．２２−１および２３−１
はそれぞれプロセッサ２１゜２２および２３の固有の記
憶装置、２１−２．２２−２．２３−２はそれぞれプロ
セッサ２１．２２および２３内に設けた主記憶装置の一
部、３は共通バスである。
ら共通にアクセス可能な主記憶装置、２１．２２および
２３はプロセッサ、２１−１．２２−１および２３−１
はそれぞれプロセッサ２１゜２２および２３の固有の記
憶装置、２１−２．２２−２．２３−２はそれぞれプロ
セッサ２１．２２および２３内に設けた主記憶装置の一
部、３は共通バスである。
第２図は主記憶装置のアドレス割付は態様を示す図であ
り、４は共通バス上の主記憶装置ｌのアドレス領域、４
−１，４−２および４−３はそれぞれプロセッサ２１．
２２および２３上に配置された主記憶装置２１−２．２
２−２および２３−２のアドレス領域である。主記憶装
置１および各プロセッサ内に配置された主記憶装置２１
−２゜２２−２および２３−２は、お互いに重複するこ
となくアドレスされる。
り、４は共通バス上の主記憶装置ｌのアドレス領域、４
−１，４−２および４−３はそれぞれプロセッサ２１．
２２および２３上に配置された主記憶装置２１−２．２
２−２および２３−２のアドレス領域である。主記憶装
置１および各プロセッサ内に配置された主記憶装置２１
−２゜２２−２および２３−２は、お互いに重複するこ
となくアドレスされる。
第３図は各プロセッサ内に設けた主記憶装置の一部を、
各プロセッサに固有の記憶装置としてもアクセス可能と
するようにした場合のアドレス割付は態様を示す図であ
り、主記憶装置の一部としてのアドレス範囲２１−１．
２２−１および２３−１はそれぞれ各プロセッサ固有の
記憶装置のアドレス領域５１．５２および５３内に含ま
れる。
各プロセッサに固有の記憶装置としてもアクセス可能と
するようにした場合のアドレス割付は態様を示す図であ
り、主記憶装置の一部としてのアドレス範囲２１−１．
２２−１および２３−１はそれぞれ各プロセッサ固有の
記憶装置のアドレス領域５１．５２および５３内に含ま
れる。
第１図において、プロセッサ２１からプロセッサ２２へ
情報を転送する場合の動作は以下のようになる。プロセ
ッサ２１は共通バス３を確保したのち固有の記憶装置２
１−１上の情報をプロセッサ２２内の主記憶装置２２−
２上の交信域へ転送する。転送が終了すると、プロセッ
サ２１がプロセッサ２２に割込みを行って通知するか、
あるいはプロセッサ２２が内部の主記憶装置２２−２上
の交信域を監視していて転送終了を検出する等の方法に
より、プロセッサ２２はプロセッサ２１からの情報転送
を認識し直ちに転送された情報に対して所要の処理を行
う。プロセッサ２２が内部に設けた主記憶装置２２−２
上のアドレス領域４−２をアクセスする方法として、共
通バスを確保し自プロセッサ内の主記憶装置の内容を共
通バス経由でアクセスする特許請求範囲（１１の方法と
、プロセッサがアクセス先の主記憶装置のアドレスをチ
エツクし、自プロセッサ内の主記憶装置がアクセス対象
である場合は共通バスを確保せずアクセス動作をプロセ
ッサ内部に閉じる特許請求範囲（２）およびプロセッサ
内に分散配置された主記憶装置を各プロセッサ固有の記
憶装置としてもアクセス可能とする特許請求範囲（３）
の方法の方法がある。特許請求範囲（２）および（３）
の場合には、共通バス３の確保は不要であり、この間プ
ロセッサ２１あるいはプロセッサ２３は共通バス３を使
用することができる。
情報を転送する場合の動作は以下のようになる。プロセ
ッサ２１は共通バス３を確保したのち固有の記憶装置２
１−１上の情報をプロセッサ２２内の主記憶装置２２−
２上の交信域へ転送する。転送が終了すると、プロセッ
サ２１がプロセッサ２２に割込みを行って通知するか、
あるいはプロセッサ２２が内部の主記憶装置２２−２上
の交信域を監視していて転送終了を検出する等の方法に
より、プロセッサ２２はプロセッサ２１からの情報転送
を認識し直ちに転送された情報に対して所要の処理を行
う。プロセッサ２２が内部に設けた主記憶装置２２−２
上のアドレス領域４−２をアクセスする方法として、共
通バスを確保し自プロセッサ内の主記憶装置の内容を共
通バス経由でアクセスする特許請求範囲（１１の方法と
、プロセッサがアクセス先の主記憶装置のアドレスをチ
エツクし、自プロセッサ内の主記憶装置がアクセス対象
である場合は共通バスを確保せずアクセス動作をプロセ
ッサ内部に閉じる特許請求範囲（２）およびプロセッサ
内に分散配置された主記憶装置を各プロセッサ固有の記
憶装置としてもアクセス可能とする特許請求範囲（３）
の方法の方法がある。特許請求範囲（２）および（３）
の場合には、共通バス３の確保は不要であり、この間プ
ロセッサ２１あるいはプロセッサ２３は共通バス３を使
用することができる。
（５）効果の説明
本発明によれば、マルチプロセッサ形式の情報処理装置
において、主記憶装置を経由することなく任意のプロセ
ッサ間の情報転送が可能となり。
において、主記憶装置を経由することなく任意のプロセ
ッサ間の情報転送が可能となり。
主記憶装置および共通バスの使用率を低減させうるので
、情報処理装置全体の処理能力を向上させることが可能
となる。また、特許請求範囲（３）の場合、各プロセッ
サ内に分散配置された主記憶装置はプロセッサに固有の
記憶装置としてアドレスされるので、プロセッサ種別を
意識せずにプログラミングができる（プログラムは任意
のプロセッサ上で走行できる）。
、情報処理装置全体の処理能力を向上させることが可能
となる。また、特許請求範囲（３）の場合、各プロセッ
サ内に分散配置された主記憶装置はプロセッサに固有の
記憶装置としてアドレスされるので、プロセッサ種別を
意識せずにプログラミングができる（プログラムは任意
のプロセッサ上で走行できる）。
第１図は本発明の実施例、第２図および第３図は夫々第
１図における主記憶装置および各プロセッサ固有の記憶
装置のアドレス割付は態様を示す図、第４図は従来のマ
ルチプロセンサ形式の情報処理装置の一般的な構成例、
第５図は第４図における主記憶装置および各プロセッサ
固有の記憶装置のアドレス割付は態様を示す図である。 １・・・・・・主記憶装置、２１．２２および２３・・
・・・・プロセッサ、２１−１．２２−１および２３−
１・・・・・・プロセッサ固有の記憶装置、３・・・・
・・共通バス。 ４・・・・・・主記憶装置のアドレス領域、４−１．４
−２および４−３・・・・・・各プロセッサ内の記憶装
置内に配置された主記憶装置のアドレス領域、５１゜５
２および５３・・・・・・各プロセッサ内の固有の記憶
装置のアドレス領域。 特許出願人 日本電信電話株式会社
１図における主記憶装置および各プロセッサ固有の記憶
装置のアドレス割付は態様を示す図、第４図は従来のマ
ルチプロセンサ形式の情報処理装置の一般的な構成例、
第５図は第４図における主記憶装置および各プロセッサ
固有の記憶装置のアドレス割付は態様を示す図である。 １・・・・・・主記憶装置、２１．２２および２３・・
・・・・プロセッサ、２１−１．２２−１および２３−
１・・・・・・プロセッサ固有の記憶装置、３・・・・
・・共通バス。 ４・・・・・・主記憶装置のアドレス領域、４−１．４
−２および４−３・・・・・・各プロセッサ内の記憶装
置内に配置された主記憶装置のアドレス領域、５１゜５
２および５３・・・・・・各プロセッサ内の固有の記憶
装置のアドレス領域。 特許出願人 日本電信電話株式会社
Claims (3)
- （１）複数のプロセッサと主記憶装置とからなる情報処
理装置において、 主記憶装置の一部を任意のプロセッサ内に分散配置し、 各プロセッサに分散配置される主記憶装置の一部は他の
プロセッサからもアクセスできる形態とし、かつ分散配
置される主記憶装置の一部に対しては情報処理装置内で
お互いに重複しないアドレス割付けを行うことにより、 情報処理装置内の主記憶装置を構成する ことを特徴とする主記憶分散構成をもつ情報処理装置。 - （２）特許請求の範囲第（１）項記載の構成において、
各プロセッサは主記憶装置をアクセスする場合、主記憶
装置のアドレスを識別する手段をもうけ、 当該プロセッサ内に分散配置された主記憶装置がアクセ
ス対象であるときは、アクセス信号を当該プロセッサ外
部に出力しない ことを特徴とする主記憶分散構成をもつ情報処理装置。 - （３）特許請求の範囲第（１）項記載の構成において、
各プロセッサ内に分散配置された主記憶装置を、各プロ
セッサ固有の記憶装置としてもアクセス可能とするよう
構成されてなり、 当該プロセッサ内で固有のアドレス割付けを行う ことを特徴とする主記憶分散構成をもつ情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293544A JPH01134656A (ja) | 1987-11-20 | 1987-11-20 | 主記憶分散構成をもつ情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293544A JPH01134656A (ja) | 1987-11-20 | 1987-11-20 | 主記憶分散構成をもつ情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134656A true JPH01134656A (ja) | 1989-05-26 |
Family
ID=17796122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293544A Pending JPH01134656A (ja) | 1987-11-20 | 1987-11-20 | 主記憶分散構成をもつ情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
| JP2008509493A (ja) * | 2004-08-13 | 2008-03-27 | クリアスピード テクノロジー パブリック リミテッド カンパニー | プロセッサメモリシステム |
-
1987
- 1987-11-20 JP JP62293544A patent/JPH01134656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
| JP2008509493A (ja) * | 2004-08-13 | 2008-03-27 | クリアスピード テクノロジー パブリック リミテッド カンパニー | プロセッサメモリシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7921151B2 (en) | Managing a plurality of processors as devices | |
| US8091078B2 (en) | Dynamically partitioning processing across a plurality of heterogeneous processors | |
| US20050081203A1 (en) | System and method for asymmetric heterogeneous multi-threaded operating system | |
| US7415703B2 (en) | Loading software on a plurality of processors | |
| US5958031A (en) | Data transmitting/receiving device of a multiprocessor system and method therefor | |
| JP2020109639A (ja) | メモリ制御装置、メモリ制御方法及び画像形成装置 | |
| US8671232B1 (en) | System and method for dynamically migrating stash transactions | |
| US9703516B2 (en) | Configurable interface controller | |
| JPH01134656A (ja) | 主記憶分散構成をもつ情報処理装置 | |
| US5727179A (en) | Memory access method using intermediate addresses | |
| JPS59173828A (ja) | デ−タ処理システム | |
| JP7049810B2 (ja) | コンピューティング装置、並びにストレージ装置、モデム、スイッチ、及び応用プロセッサを含むコンピューティング装置の動作方法 | |
| JPH0522939B2 (ja) | ||
| JPS6120152A (ja) | メモリ管理方式 | |
| KR100498909B1 (ko) | 교환시스템의 프로세서간 통신 이중화 장치 | |
| JPH0251740A (ja) | プロセス割当制御方式 | |
| JPH0485652A (ja) | プロセス間通信方式 | |
| JPH01271852A (ja) | データ転送方式 | |
| JPH04362766A (ja) | 共有資源管理方法 | |
| JPH05120243A (ja) | 並列コンピユータシステムのスケジユーリング装置 | |
| JPH05128077A (ja) | 複数計算機システムの分散処理方法 | |
| JPH0128970B2 (ja) | ||
| JPH01147766A (ja) | マルチプロセッサシステム | |
| JPS63109563A (ja) | マルチプロセツサシステム | |
| JPS6383854A (ja) | デ−タ転送回路 |