JPH01129613A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力信号に同期した出力信号を発生する為の
ＰＬＬ回路に関するもので、特にローパスフィルタを用
いること無く入力信号に同期した出力信号を発生し得る
ＰＬＬ回路に関する。

（ロ）従来の技術 入力信号に同期した出力信号を発生する技術として、Ｐ
ＬＬ回路が多用されている。前記ＰＬＬ回路は、第３図
に示す如く、入力端子（１）に印加される入力信号とＶ
　ＣＯ（２）の出力信号との位相を比較する位相比較回
路（３）、及び該位相比較回路（３）の出力誤差信号を
通過きせるローパスフィルタ（４）を備えており、該ロ
ーパスフィルタ（４）の出力信号を用いてＶ　ＣＯ（２
）の発振周波数を制御せんとするものである。前記ＰＬ
Ｌ回路は、例えば特開昭５７−７６３５号公報に記載さ
れている。

（ハ）発明が解決しようとする問題点 第３図に示される如き従来のＰＬＬ回路は、位相比較回
路（３）の出力信号中に含まれる不要成分を除去し、位
相差に応じた誤差信号のみを■ｃ。

（２）に印加する為に、ローパスフィルタ（４）を必須
とした。その為、前記ＰＬＬ回路をＩＣ（集積回路）化
する場合、前記ローパスフィルタ（４）を構成するコン
デンサを前記ＩＣに外付しなければならず、外付部品数
や外付ピン数の増加というＩＣ化にとって好ましくない
問題が生じていた。

（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、ＩＣ化の妨
げとなるローパスフィルタを除去する為に、可変分周回
路と、固定分周回路と、入力信号と固定分周回路の第２
出力信号とを乗算する乗算回路と、該乗算回路の出力信
号と基準電圧とを比較する比較回路と、該比較回路の出
力信号がＤ入力端子に印加され、前記固定分周回路の第
１出力信号がクロック入力端子に印加されるＤ−ＦＦと
を備え、該Ｄ−ＦＦの出力信号を可変分周回路に印加す
る様にした点を特徴とする。

（ホ）作用 本発明に依れば、Ｄ−ＦＦの出力信号により可変分周回
路を制御する様にしているので、ローパスフィルタを用
いること無＜ＰＬＬ回路を構成し得る。また、前記Ｄ−
ＦＦに固定分周回路の出力信号をクロック信号として印
加しているので、乗算回路の出力信号周期と等しい周期
で可変分周回路を制御することが出来、制御精度が非常
に良好である。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（５〉は
入力信号が印加される入力端子、（６）は所定周波数の
基準信号を発生ずる発振回路、（７）は該発振回路（６
〉の出力信号を鮪又はｎ３分周する可変分周回路、（８
）は該可変分周回路（７〉の出力信号を分周して第１出
力信号及び該第１出力信号から９０度移相された第２出
力信号を発生する固定分周回路、（９）は前記入力信号
と前記第２出力信号とを乗算する第１乗算回路、（１０
）は該第１乗算回路（９）の出力信号と基準電圧とを比
較する比較回路、（１１）はＤ入力端子に前記比較回路
（１０）の出力信号が印加され、クロック入力端子に前
記固定分周回路（８〉の第１出力信号が印加されるＤ−
ＦＦ５及び（１２）は入力端子（５）に印加される入力
信号と固定分周回路（８）の第１出力信号とを乗算し、
前記入力信号を同期検波する第２乗算回路である。

また、第２図は、可変分周回路（７〉の具体回路例を示
すもので、発振回路（６）の出力信号（周波数ｆｔ）を
計数するカウンタ（１３）と、該カウンタ（１３）の計
数値を判別する第１及び第２判別回路（１４）及び（１
５）と、該第１判別回路（１４）の出力信号及びＤ−Ｆ
Ｆ（１１）の出力制御信号が印加されるアンドゲート（
１６）と、前記第２判別回路（１５〉の出力信号及び前
記アンドゲート（１６）の出力信号が印加されるオアゲ
ート（１７〉とによって構成されており、前記オアゲー
ト（１７〉の出力信号によりカウンタ（１３）のリセッ
トを行なう様にしたものである。しかして、Ｄ　−Ｆ　
Ｆ　（１１）の出力制御信号ｒＨ，がアンドゲート（１
６）に印加された状態においては、カウンタ（１３〉が
ｎ、の計数を行なったとき、第１判別回路（１４）から
出力信号が発生し、該出力信号によりカウンタ（１３）
がリセットされる。従って、前記制御信号ｒＨ」が印加
されているときは、オアゲート（１７）の出力端にＬ／
ｎ＋の周波数を有する出力信号が発生する。一方、Ｄ−
ＦＦ（１１）の出力制御信号ｒ　Ｌ　、がアンドゲート
（１６）に印加された状態においては、前記アンドゲー
ト（１６）の出力が発生しないので、カウンタ（１３）
がｎｚ（＞ｎ＋）の計数を行なったとき、第２判別回路
（１５）から出力信号が発生し、該出力信号によりカウ
ンタ（１３）がリセットされる。従って、前記制御信号
ｒ　Ｌ　」が印加許れているときは、オアゲート（１７
）の出力端にｆ＋／ｎｚの周波数を有する出力信号が発
生する。それ故、第２図の回路は、２通りの分周比を有
する可変分周回路として動作し、オアゲート（１７）の
出力端に得られる出力信号は、更に固定分周回路（８）
で１／ｎ３に分周される。

次にＰＬＬ動作について、第４図及び第５図の特性図を
参照しながら説明する。入力信号（第４図（イ〉）に対
し、固定分周回路（８）の第２出力信号（第４図（ロ）
）の移相が９０度以上進んでいる場合、第１乗算回路（
９）の出力信号は第４図（ハ）の如くなり、比較回路（
１０〉の基準電圧を第４図（ハ）の−点鎖線（Ｖｒｅｆ
）の如く設定すれば、前記比較回路（１０〉の出力信号
は第４図（ニ）の如くなる。前記第４図（ニ）の信号を
Ｄ−ＦＦ（１１）のＤ入力端子に印加するとともに、固
定分周回路（８）の第１出力信号（第４図（ホ））をＤ
−ＦＦ（１１）のクロック入力端子に印加すれば、Ｄ−
ＦＦ（１１）の出力信号は第４図くべ）の如く１Ｌ」に
なる。従って、可変分周回路＜７）はＩ）−ＦＦ＜１１
）からの制御信号ｒ　Ｌ　、により制御され、第２図で
説明した如く、前記可変分周回路（７）の分周比はｎ、
となる。

一方、入力信号（第５図（イ））に対し、固定分周回路
（８〉の第２出力信号（第５図仲））の位相が９０度以
上遅れている場合は、第１乗算回路（９）の出力信号は
第５図（ハ）の如くなり、比較回路（１０）の基準電圧
を一点鎖線（Ｖｒｅｆ）の如く設定すれば、前記比較回
路（１０）の出力信号は第５図（ニ）の如くなる。前記
第５図（ニ）の信号をＤ−ＦＦ（１１）のＤ入力端子に
印加するとともに、固定分周回路（８〉の第１出力信号
（第５図（ホ））をＤ−ＦＦ（１１）のクロック入力端
子に印加すれば、Ｄ−ＦＦ（１１）の出力信号は第５図
（へ）の如く１Ｈ」になる。

従って、可変分周回路（７）はＤ　−Ｆ　Ｆ（１１）か
らの制御信号ｒＨ」により制御され、前記可変分周回路
（７）の分周比はｎｌとなる。

上述の如く、入力信号に対し、固定分周回路（８）の第
２出力信号の位相が９０度以上進んだ場合は、Ｄ　−Ｆ
　Ｆ　（１１）の出力制御信号「Ｌ」に応じて可変分周
回路＜７）の分周比がｎ２となり、可変分周回路（７）
の出力信号が徐々に遅れ、それに応じて固定分周回路（
８）の第１及び第２出力信号の位相が遅れる。その結果
、入力信号と固定分周回路（８）の第２出力信号とは、
９０度位相差を持って同期する様になり、前記入力信号
と固定分周回路（８）の第１出力信号との位相が等しく
なる。また、入力信号に対し固定分周回路（８）の第２
出力信号の位相が９０度以上遅れた場合は、Ｄ−ＦＦ（
１１〉の出力制御信号ｒＨ」に応じて可変分周回路（７
）の分周比がｎ、となり、可変分周回路（７〉の出力信
号が徐々に進み、それに応じて固定分周回路（８）の第
１及び第２出力信号の位相が進む。その結果、入力信号
と固定分周回路（８）の第１出力信号との位相が等しく
なる。

ＰＬＬ回路がロックした状態においては、第４図の状態
及び第５図の状態が交互に発生し、固定分周回路（８〉
の１サイクル毎にＤ−ＦＦ（１１）の出力信号が反転す
る。その為、可変分周回路（７）は１／ｎｔ分周と１／
ｎ１分周とを交互に繰り返す。その場合、可変分周回路
（７〉の分周比ｎ、及びｎ２の値を近似させれば、ＰＬ
Ｌ回路のロック時における安定度を増大させることが出
来る。また、前記分周比ｎ、及びｎ２の値を大きく相違
させれば、ＰＬＬ回路の引き込み時間を短縮させること
が出来る。尚、ＰＬＬ回路がキャプチャレンジの中心以
外でロックした場合には、１／ｎ１分周と１／ｎ７分周
が必ずしも交互に生じず、ある比率で切換えが行なわれ
る。

ＰＬＬ回路がロック状態にあれば、入力信号の位相と固
定分周回路り８）の第１出力信号の位相が等しくなる。

その為、同期検波回路として動作する第２乗算回路（１
２）を用い、入力信号を前記第１出力信号により同期検
波すれば、出力端子（１８）に前記入力信号の存在を示
す出力信号を発生させることが出来る。

尚、第１乗算回路（９）は、従来周知のダブルバランス
型乗算回路であり、正逆入力信号と固定分周回路（８）
から得られる正逆の第２出力信号を用いて、第４図（ハ
〉及び第５図（ハ）の如き出力信号を発生させるもので
ある。

（ト）発明の効果 以上述べた如く、本発明に依れば、ローパスフィルタを
用いる必要の無いＰＬＬ回路を提供出来る。その為、Ｉ
Ｃ化に際して、外付部品数や外付ピン数の削減を計るこ
とが出来る。また、本発明に依れば、Ｄ−ＦＦを用い、
そのクロック入力端子に、固定分周回路の第１出力信号
を印加しているので、位相比較動作と等しい周期で可変
分周回路を制御することが出来、ＰＬＬ回路の精度を向
上させることが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図はそ
の可変分周回路の具体例を示す回路図、第３図は従来の
ＰＬＬ回路を示す回路図、第４図（イ）乃至くべ）及び
第５図（イ）乃至（へ）は、本発明の説明に供する為の
特性図である。 （７）・・・可変分周回路、　（８）・・・固定分周回
路、（９）・・・第１乗算回路、　（１０）・・・比較
回路、　（１１）・・・Ｄ−ＦＦ。

Claims (1)

【特許請求の範囲】
1. （１）入力信号が印加される入力端子と、基準周波数信
   号を可変分周する可変分周回路と、該可変分周回路の出
   力信号を分周して第１出力信号及び該第１出力信号から
   ９０度移相された第２出力信号を発生する固定分周回路
   と、前記入力信号と前記第２出力信号とを乗算する乗算
   回路と、該乗算回路の出力信号と基準電圧とを比較する
   比較回路と、Ｄ入力端子に前記比較回路の出力信号が印
   加されるとともに、クロック入力端子に前記固定分周回
   路の第１出力信号が印加されるＤ−ＦＦとから成り、該
   Ｄ−ＦＦの出力信号により前記可変分周回路の分周比を
   変化させる様にしたことを特徴とするＰＬＬ回路。