JPH0444445B2 - - Google Patents
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- Publication number
- JPH0444445B2 JPH0444445B2 JP62288822A JP28882287A JPH0444445B2 JP H0444445 B2 JPH0444445 B2 JP H0444445B2 JP 62288822 A JP62288822 A JP 62288822A JP 28882287 A JP28882287 A JP 28882287A JP H0444445 B2 JPH0444445 B2 JP H0444445B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- circuit
- frequency divider
- signal
- divider circuit
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
- C08F—MACROMOLECULAR COMPOUNDS OBTAINED BY REACTIONS ONLY INVOLVING CARBON-TO-CARBON UNSATURATED BONDS
- C08F8/00—Chemical modification by after-treatment
- C08F8/18—Introducing halogen atoms or halogen-containing groups
- C08F8/20—Halogenation
- C08F8/22—Halogenation by reaction with free halogens
Landscapes
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Medicinal Chemistry (AREA)
- Polymers & Plastics (AREA)
- Organic Chemistry (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、入力信号に同期した出力信号を発生
する為のPLL回路に関するもので、特にローバ
スフイルタを用いること無く入力信号に同期した
出力信号を発生し得るPLL回路に関する。
する為のPLL回路に関するもので、特にローバ
スフイルタを用いること無く入力信号に同期した
出力信号を発生し得るPLL回路に関する。
(ロ) 従来の技術
入力信号に同期した出力信号を発生する技術と
して、PLL回路が多用されている。前記PLL回
路は、第３図に示す如く、入力端子１に印加され
る入力信号とVCO２の出力信号との位相を比較
する位相比較回路３、及び該位相比較回路３の出
力誤差信号を通過させるローバスフイルタ４を備
えており、該ローバスフイルタ４の出力信号を用
いてVCO２の発振周波数を制御せんとするもの
である。前記PLL回路は、例えば特開昭57−
7635号公報に記載されている。
して、PLL回路が多用されている。前記PLL回
路は、第３図に示す如く、入力端子１に印加され
る入力信号とVCO２の出力信号との位相を比較
する位相比較回路３、及び該位相比較回路３の出
力誤差信号を通過させるローバスフイルタ４を備
えており、該ローバスフイルタ４の出力信号を用
いてVCO２の発振周波数を制御せんとするもの
である。前記PLL回路は、例えば特開昭57−
7635号公報に記載されている。
(ハ) 発明が解決しようとする問題点
第３図に示される如き従来のPLL回路は、位
相比較回路３の出力信号中に含まれる不要成分を
除去し、位相差に応じた誤差信号のみをVCO２
に印加する為に、ローバスフイルタ４を必須とし
た。その為、前記PLL回路をIC（集積回路）化す
る場合、前記ローバスフイルタ４を構成するコン
デンサを前記ICに外付しなければならず、外付
部品数や外付ピン数の増加というIC化にとつて
好ましくない問題が生じていた。
相比較回路３の出力信号中に含まれる不要成分を
除去し、位相差に応じた誤差信号のみをVCO２
に印加する為に、ローバスフイルタ４を必須とし
た。その為、前記PLL回路をIC（集積回路）化す
る場合、前記ローバスフイルタ４を構成するコン
デンサを前記ICに外付しなければならず、外付
部品数や外付ピン数の増加というIC化にとつて
好ましくない問題が生じていた。
(ニ) 問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、
IC化の妨げとなるローバスフイルタを除去する
為に、可変分周回路と、固定分周回路と、入力信
号と固定分周回路の第２出力信号とを乗算する乗
算回路と、該乗算回路の出力信号と基準電圧とを
比較する比較回路と、該比較回路の出力信号がＤ
入力端子に印加され、前記固定分周回路の第１出
力信号がクロツク入力端子に印加されるＤ−FF
とを備え、該Ｄ−FFの出力信号を可変分周回路
に印加する様にした点を特徴とする。
IC化の妨げとなるローバスフイルタを除去する
為に、可変分周回路と、固定分周回路と、入力信
号と固定分周回路の第２出力信号とを乗算する乗
算回路と、該乗算回路の出力信号と基準電圧とを
比較する比較回路と、該比較回路の出力信号がＤ
入力端子に印加され、前記固定分周回路の第１出
力信号がクロツク入力端子に印加されるＤ−FF
とを備え、該Ｄ−FFの出力信号を可変分周回路
に印加する様にした点を特徴とする。
(ホ) 作 用
本発明に依れば、Ｄ−FFの出力信号により可
変分周回路を制御する様にしているので、ローバ
スフイルタを用いること無くPLL回路を構成し
得る。また、前記Ｄ−FFに固定分周回路の出力
信号をクロツク信号として印加しているので、乗
算回路の出力信号周期と等しい周期で可変分周回
路を制御することが出来、制御精度が非常に良好
である。
変分周回路を制御する様にしているので、ローバ
スフイルタを用いること無くPLL回路を構成し
得る。また、前記Ｄ−FFに固定分周回路の出力
信号をクロツク信号として印加しているので、乗
算回路の出力信号周期と等しい周期で可変分周回
路を制御することが出来、制御精度が非常に良好
である。
(ヘ) 実施例
第１図は、本発明の一実施例を示す回路図で、
５は入力信号が印加される入力端子、６は所定周
波数の基準信号を発生する発振回路、７は該発振
回路６の出力信号をn1又はn2分周する可変分周回
路、８は該可変分周回路７の出力信号を分周して
第１出力信号及び該第１出力信号から90度移相さ
れた第２出力信号を発生する固定分周回路、９は
前記入力信号と前記第２出力信号とを乗算する第
１乗算回路、１０は該第１乗算回路９の出力信号
と基準電圧とを比較する比較回路、１１はＤ入力
端子に前記比較回路１０の出力信号が印加され、
クロツク入力端子に前記固定分周回路８の第１出
力信号が印加されるＤ−FF、及び１２は入力端
子５に印加される入力信号と固定分周回路８の第
１出力信号とを乗算し、前記入力信号を同期検波
する第２乗算回路である。
５は入力信号が印加される入力端子、６は所定周
波数の基準信号を発生する発振回路、７は該発振
回路６の出力信号をn1又はn2分周する可変分周回
路、８は該可変分周回路７の出力信号を分周して
第１出力信号及び該第１出力信号から90度移相さ
れた第２出力信号を発生する固定分周回路、９は
前記入力信号と前記第２出力信号とを乗算する第
１乗算回路、１０は該第１乗算回路９の出力信号
と基準電圧とを比較する比較回路、１１はＤ入力
端子に前記比較回路１０の出力信号が印加され、
クロツク入力端子に前記固定分周回路８の第１出
力信号が印加されるＤ−FF、及び１２は入力端
子５に印加される入力信号と固定分周回路８の第
１出力信号とを乗算し、前記入力信号を同期検波
する第２乗算回路である。
また、第２図は、可変分周回路７の具体回路例
を示すもので、発振回路６の出力信号（周波数
f1）を計数するカウンタ１３と、該カウンタ１３
の計数値を判別する第１及び第２判別回路１４及
び１５と、該第１判別回路１４の出力信号及びＤ
−FF１１の出力制御信号が印加されるアンドゲ
ート１６と、前記第２判別回路１５の出力信号及
び前記アンドゲート１６の出力信号が印加される
オアゲート１７とによつて構成されており、前記
オアゲート１７の出力信号によりカウンタ１３の
リセツトを行なう様にしたものである。しかし
て、Ｄ−FF１１の出力制御信号「Ｈ」がアンド
ゲート１６に印加された状態においては、カウン
タ１３がn1の百数を行なつたとき、第１判別回路
１４から出力信号が発生し、該出力信号によりカ
ウンタ１３がリセツトされる。従つて、前記制御
信号「Ｈ」が印加されているときは、オアゲート
１７の出力端にf2／n1の周波数を有する出力信号
が発生する。一方、Ｄ−FF１１の出力制御信号
「Ｌ」がアンドゲート１６に印加された状態にお
いては、前記アンドゲート１６の出力が発生しな
いので、カウンタ１３がn2（＞n1）の計数を行な
つたとき、第２判別回路１５から出力信号が発生
し、該出力信号によりカウンタ１３がリセツトさ
れる。従つて、前記制御信号「Ｌ」が印加されて
いるときは、オアゲート１７の出力端にf1／n2の
周波数を有する出力信号が発生する。それ故、第
２図の回路は、２通りの分周比を有する可変分周
回路として動作し、オアゲート１７の出力端に得
られる出力信号は、更に固定分周回路８で１／n3
に分周される。
を示すもので、発振回路６の出力信号（周波数
f1）を計数するカウンタ１３と、該カウンタ１３
の計数値を判別する第１及び第２判別回路１４及
び１５と、該第１判別回路１４の出力信号及びＤ
−FF１１の出力制御信号が印加されるアンドゲ
ート１６と、前記第２判別回路１５の出力信号及
び前記アンドゲート１６の出力信号が印加される
オアゲート１７とによつて構成されており、前記
オアゲート１７の出力信号によりカウンタ１３の
リセツトを行なう様にしたものである。しかし
て、Ｄ−FF１１の出力制御信号「Ｈ」がアンド
ゲート１６に印加された状態においては、カウン
タ１３がn1の百数を行なつたとき、第１判別回路
１４から出力信号が発生し、該出力信号によりカ
ウンタ１３がリセツトされる。従つて、前記制御
信号「Ｈ」が印加されているときは、オアゲート
１７の出力端にf2／n1の周波数を有する出力信号
が発生する。一方、Ｄ−FF１１の出力制御信号
「Ｌ」がアンドゲート１６に印加された状態にお
いては、前記アンドゲート１６の出力が発生しな
いので、カウンタ１３がn2（＞n1）の計数を行な
つたとき、第２判別回路１５から出力信号が発生
し、該出力信号によりカウンタ１３がリセツトさ
れる。従つて、前記制御信号「Ｌ」が印加されて
いるときは、オアゲート１７の出力端にf1／n2の
周波数を有する出力信号が発生する。それ故、第
２図の回路は、２通りの分周比を有する可変分周
回路として動作し、オアゲート１７の出力端に得
られる出力信号は、更に固定分周回路８で１／n3
に分周される。
次にPLL動作について、第４図及び第５図の
特性図を参照しながら説明する。入力信号（第４
図イ）に対し、固定分周回路８の第２出力信号
（第４図ロ）の移相が90度以上進んでいる場合、
第１乗算回路９の出力信号は第４図ハの如くな
り、比較回路１０の基準電圧を第４図ハの一点鎖
線（Vref）の如く設定すれば、前記比較回路１
０の出力信号は第４図ニの如くなる。前記第４図
ニの信号をＤ−FF１１のＤ入力端子に印加する
とともに、固定分周回路８の第１出力信号（第４
図ホ）をＤ−FF１１のクロツク入力端子に印加
すれば、Ｄ−FF１１の出力信号は第４図ヘの如
く「Ｌ」になる。従つて、可変分周回路７はＤ−
FF１１から制御信号「Ｌ」により制御され、第
２図で説明した如く、前記可変分周回路７の分周
比はn2となる。
特性図を参照しながら説明する。入力信号（第４
図イ）に対し、固定分周回路８の第２出力信号
（第４図ロ）の移相が90度以上進んでいる場合、
第１乗算回路９の出力信号は第４図ハの如くな
り、比較回路１０の基準電圧を第４図ハの一点鎖
線（Vref）の如く設定すれば、前記比較回路１
０の出力信号は第４図ニの如くなる。前記第４図
ニの信号をＤ−FF１１のＤ入力端子に印加する
とともに、固定分周回路８の第１出力信号（第４
図ホ）をＤ−FF１１のクロツク入力端子に印加
すれば、Ｄ−FF１１の出力信号は第４図ヘの如
く「Ｌ」になる。従つて、可変分周回路７はＤ−
FF１１から制御信号「Ｌ」により制御され、第
２図で説明した如く、前記可変分周回路７の分周
比はn2となる。
一方、入力信号（第５図イ）に対し、固定分周
回路８の第２出力信号（第５図ロ）の位相が90度
以上遅れている場合は、第１乗算回路９の出力信
号は第５図ハの如くなり、比較回路１０の基準電
圧を一点鎖線（Vref）の如く設定すれば、前記
比較回路１０の出力信号は第５図ニの如くなる。
前記第５図ニの信号をＤ−FF１１のＤ入力端子
に印加するとともに、固定分周回路８の第１出力
信号（第５図ホ）をＤ−FF１１のクロツク入力
端子に印加すれば、Ｄ−FF１１の出力信号は第
５図ヘの如く「Ｈ」になる。従つて、可変分周回
路７はＤ−FF１１からの制御信号「Ｈ」により
制御され、前記可変分周回路７の分周比はn1とな
る。
回路８の第２出力信号（第５図ロ）の位相が90度
以上遅れている場合は、第１乗算回路９の出力信
号は第５図ハの如くなり、比較回路１０の基準電
圧を一点鎖線（Vref）の如く設定すれば、前記
比較回路１０の出力信号は第５図ニの如くなる。
前記第５図ニの信号をＤ−FF１１のＤ入力端子
に印加するとともに、固定分周回路８の第１出力
信号（第５図ホ）をＤ−FF１１のクロツク入力
端子に印加すれば、Ｄ−FF１１の出力信号は第
５図ヘの如く「Ｈ」になる。従つて、可変分周回
路７はＤ−FF１１からの制御信号「Ｈ」により
制御され、前記可変分周回路７の分周比はn1とな
る。
上述の如く、入力信号に対し、固定分周回路８
の第２出力信号の位相が90度以上進んだ場合は、
Ｄ−FF１１の出力制御信号「Ｌ」に応じて可変
分周回路７の分周比がn2となり、可変分周回路７
の出力信号が徐々に遅れ、それに応じて固定分周
回路８の第１及び第２出力信号の位相が遅れる。
その結果、入力信号と固定分周回路８の第２出力
信号とは、90度位相差を持つて同期する様にな
り、前記入力信号と固定分周回路８の第１出力信
号との位相が等しくなる。また、入力信号に対し
固定分周回路８の第２出力信号の位相が90度以上
遅れた場合は、Ｄ−FF１１の出力制御信号「Ｈ」
に応じて可変分周回路７の分周比がn1となり、可
変分周回路７の出力信号が徐々に進み、それに応
じて固定分周回路８の第１及び第２出力信号の位
相が進む。その結果、入力信号と固定分周回路８
の第１出力信号との位相が等しくなる。
の第２出力信号の位相が90度以上進んだ場合は、
Ｄ−FF１１の出力制御信号「Ｌ」に応じて可変
分周回路７の分周比がn2となり、可変分周回路７
の出力信号が徐々に遅れ、それに応じて固定分周
回路８の第１及び第２出力信号の位相が遅れる。
その結果、入力信号と固定分周回路８の第２出力
信号とは、90度位相差を持つて同期する様にな
り、前記入力信号と固定分周回路８の第１出力信
号との位相が等しくなる。また、入力信号に対し
固定分周回路８の第２出力信号の位相が90度以上
遅れた場合は、Ｄ−FF１１の出力制御信号「Ｈ」
に応じて可変分周回路７の分周比がn1となり、可
変分周回路７の出力信号が徐々に進み、それに応
じて固定分周回路８の第１及び第２出力信号の位
相が進む。その結果、入力信号と固定分周回路８
の第１出力信号との位相が等しくなる。
PLL回路がロツクした状態においては、第４
図の状態及び第５図の状態が交互に発生し、固定
分周回路８の１サイクル毎にＤ−FF１１の出力
信号が反転する。その為、可変分周回路７は１／
n1分周と１／n2分周とを交互に繰り返す。その場
合、可変分周回路７の分周比n1及びn2の値を近似
させれば、PLL回路のロツク時における安定度
を増大させることが出来る。また、前記分周比n1
及びn2の値を大きく相違させれば、PLL回路の引
き込み時間を短縮させることが出来る。尚、
PLL回路がキヤプチヤレンジの中心以外でロツ
クした場合には、１／n1分周と１／n2分周が必ず
しも交互に生じず、ある比率で切換えが行なわれ
る。
図の状態及び第５図の状態が交互に発生し、固定
分周回路８の１サイクル毎にＤ−FF１１の出力
信号が反転する。その為、可変分周回路７は１／
n1分周と１／n2分周とを交互に繰り返す。その場
合、可変分周回路７の分周比n1及びn2の値を近似
させれば、PLL回路のロツク時における安定度
を増大させることが出来る。また、前記分周比n1
及びn2の値を大きく相違させれば、PLL回路の引
き込み時間を短縮させることが出来る。尚、
PLL回路がキヤプチヤレンジの中心以外でロツ
クした場合には、１／n1分周と１／n2分周が必ず
しも交互に生じず、ある比率で切換えが行なわれ
る。
PLL回路がロツク状態にあれば、入力信号の
位相と固定分周回路８の第１出力信号の位相が等
しくなる。その為、同期検波回路として動作する
第２乗算回路１２を用い、入力信号を前記第１出
力信号により同期検波すれば、出力端子１８に前
記入力信号の存在を示す出力信号を発生させるこ
とが出来る。
位相と固定分周回路８の第１出力信号の位相が等
しくなる。その為、同期検波回路として動作する
第２乗算回路１２を用い、入力信号を前記第１出
力信号により同期検波すれば、出力端子１８に前
記入力信号の存在を示す出力信号を発生させるこ
とが出来る。
尚、第１乗算回路９は、従来周知のダブルバラ
ンス型乗算回路であり、正逆入力信号と固定分周
回路８から得られる正逆の第２出力信号を用い
て、第４図ハ及び第５図ハの如き出力信号を発生
させるものである。
ンス型乗算回路であり、正逆入力信号と固定分周
回路８から得られる正逆の第２出力信号を用い
て、第４図ハ及び第５図ハの如き出力信号を発生
させるものである。
(ト) 発明の効果
以上述べた如く、本発明に依れば、ローバスフ
イルタを用いる必要の無いPLL回路を提供出来
る。その為、IC化に際して、外付部品数や外付
ビン数の削減を計ることが出来る。また、本発明
に依れば、Ｄ−FFを用い、そのクロツク入力端
子に、固定分周回路の第１出力信号を印加してい
るので、位相比較動作と等しい周期で可変分周回
路を制御することが出来、PLL回路の精度を向
上させることが出来る。
イルタを用いる必要の無いPLL回路を提供出来
る。その為、IC化に際して、外付部品数や外付
ビン数の削減を計ることが出来る。また、本発明
に依れば、Ｄ−FFを用い、そのクロツク入力端
子に、固定分周回路の第１出力信号を印加してい
るので、位相比較動作と等しい周期で可変分周回
路を制御することが出来、PLL回路の精度を向
上させることが出来る。
第１図は、本発明の一実施例を示す回路図、第
２図はその可変分周回路の具体例を示す回路図、
第３図は従来のPLL回路を示す回路図、第４図
イ乃至ヘ及び第５図イ乃至ヘは、本発明の説明に
供する為の特性図である。 ７…可変分周回路、８…固定分周回路、９…第
１乗算回路、１０…比較回路、１１…Ｄ−FF。
２図はその可変分周回路の具体例を示す回路図、
第３図は従来のPLL回路を示す回路図、第４図
イ乃至ヘ及び第５図イ乃至ヘは、本発明の説明に
供する為の特性図である。 ７…可変分周回路、８…固定分周回路、９…第
１乗算回路、１０…比較回路、１１…Ｄ−FF。
Claims (1)
- １ 入力信号が印加される入力端子と、基準周波
数信号を可変分周する可変分周回路と、該可変分
周回路の出力信号を分周して第１出力信号及び該
第１出力信号から90度移相された第２出力信号を
発生する固定分周回路と、前記入力信号と前記第
２出力信号とを乗算する乗算回路と、該乗算回路
の出力信号と基準電圧とを比較する比較回路と、
Ｄ入力端子に前記比較回路の出力信号が印加され
るとともに、クロツク入力端子に前記固定分周回
路の第１出力信号が印加されるＤ−FFとから成
り、該Ｄ−FFの出力信号により前記可変分周回
路の分周比を変化させる様にしたことを特徴とす
るPLL回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288822A JPH01129613A (ja) | 1987-11-16 | 1987-11-16 | Ｐｌｌ回路 |
| US07/271,883 US4870684A (en) | 1987-11-16 | 1988-11-15 | PLL circuit for generating output signal synchronized with input signal by switching frequency dividing ratio |
| DE88119036T DE3882489T2 (de) | 1987-11-16 | 1988-11-15 | PLL-Schaltung zum Generieren eines mit einem Eingangssignal mittels eines geschalteten Teilers synchronisierten Ausgangssignals. |
| EP88119036A EP0316878B1 (en) | 1987-11-16 | 1988-11-15 | Pll circuit for generating output signal synchronized with input signal by switching frequency dividing ratio |
| KR88015008A KR960008950B1 (en) | 1987-11-16 | 1988-11-15 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288822A JPH01129613A (ja) | 1987-11-16 | 1987-11-16 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129613A JPH01129613A (ja) | 1989-05-22 |
| JPH0444445B2 true JPH0444445B2 (ja) | 1992-07-21 |
Family
ID=17735186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288822A Granted JPH01129613A (ja) | 1987-11-16 | 1987-11-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01129613A (ja) |
-
1987
- 1987-11-16 JP JP62288822A patent/JPH01129613A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129613A (ja) | 1989-05-22 |
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