JPH01129612A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH01129612A JPH01129612A JP62288755A JP28875587A JPH01129612A JP H01129612 A JPH01129612 A JP H01129612A JP 62288755 A JP62288755 A JP 62288755A JP 28875587 A JP28875587 A JP 28875587A JP H01129612 A JPH01129612 A JP H01129612A
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- JP
- Japan
- Prior art keywords
- gate
- aspect ratio
- channel
- input
- gates
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のＰチャネル（Ｐｃｈ ） ）ランジヌ
タと複数のＮチャネル（Ｎｃｈ ） ）ランジヌタで構
成され、出力端子と論理的に同機能でかつ交換可能に複
数の入力端子を有する論理回路において、ゲートのアス
ペクト比つまり、Ｐｃｈトランジスタのゲート幅（Ｗｐ
）とゲート長（Ｉ、ｐ ）の比率（Ｗｐ／ｉ、ｐ ）と
Ｎｃｈ ）ランジスタのゲートＩ［（Ｗに）とゲート長
（ＬＨ）の比率（ＷＮ／Ｌ）ｌ）を各チャネルの各トラ
ン２、、−ノ ジスタ毎に適切にすることによシ、前記各入力端子から
前記出力端子に至る遅延時間が同等になる０ＭＯ８多入
力の半導体回路に関するものである。
タと複数のＮチャネル（Ｎｃｈ ） ）ランジヌタで構
成され、出力端子と論理的に同機能でかつ交換可能に複
数の入力端子を有する論理回路において、ゲートのアス
ペクト比つまり、Ｐｃｈトランジスタのゲート幅（Ｗｐ
）とゲート長（Ｉ、ｐ ）の比率（Ｗｐ／ｉ、ｐ ）と
Ｎｃｈ ）ランジスタのゲートＩ［（Ｗに）とゲート長
（ＬＨ）の比率（ＷＮ／Ｌ）ｌ）を各チャネルの各トラ
ン２、、−ノ ジスタ毎に適切にすることによシ、前記各入力端子から
前記出力端子に至る遅延時間が同等になる０ＭＯ８多入
力の半導体回路に関するものである。
従来の技術
論理回路には論理的に同機能でかつ交換可能な入力端子
を有するＮＡＮＤ回路やＮＯＲ回路などの基本的な回路
がある。標準セルを用いた集積回路においては、これら
の論理回路を必要に応じて自動的に配置し、必要に応じ
て配線する場合が多い。しかし、論理的に同機能でかつ
交換可能な入力端子を持つ回路において、入力端子から
出力端子に至る遅延時間は必ずしも同等ではない。
を有するＮＡＮＤ回路やＮＯＲ回路などの基本的な回路
がある。標準セルを用いた集積回路においては、これら
の論理回路を必要に応じて自動的に配置し、必要に応じ
て配線する場合が多い。しかし、論理的に同機能でかつ
交換可能な入力端子を持つ回路において、入力端子から
出力端子に至る遅延時間は必ずしも同等ではない。
従って標準セルの自動配線において、同機能且つ交換可
能なピンは同等に扱うので、もともと遅延時間の大きい
ピンに長い配線を割当てるなどの不都合があった。
能なピンは同等に扱うので、もともと遅延時間の大きい
ピンに長い配線を割当てるなどの不都合があった。
発明が解決しようとする問題点
上記従来技術において、論理的に同機能でかつ交換可能
な入力端子と出力端子を有する論理回路は前記各入力端
子から前記出力端子に至る遅延時３１、−７ 間が必ずしも同等でないために、遅延時間の見積りと本
来の遅延時間が異なる可能性があり遅延時間の見積シが
困難である。特に、最適化を行ったクリティカルパスが
見積シの誤９のため誤動作をする可能性があるなどの問
題があった。
な入力端子と出力端子を有する論理回路は前記各入力端
子から前記出力端子に至る遅延時３１、−７ 間が必ずしも同等でないために、遅延時間の見積りと本
来の遅延時間が異なる可能性があり遅延時間の見積シが
困難である。特に、最適化を行ったクリティカルパスが
見積シの誤９のため誤動作をする可能性があるなどの問
題があった。
本発明の目的はこのような従来の問題点を解決するため
に、論理回路内の各チャネルの各トランジスタのアスペ
クト比が互に異なるようにし、前記入力端子を遅延時間
に関して同等になるようにした半導体回路を提供するこ
とにある。
に、論理回路内の各チャネルの各トランジスタのアスペ
クト比が互に異なるようにし、前記入力端子を遅延時間
に関して同等になるようにした半導体回路を提供するこ
とにある。
問題点を解決するだめの手段
上記目的を達成するだめに本発明は論理的に同機能でか
つ交換可能な複数の入力端子と出力端子を有する論理回
路において、前記各入力端子から出力端子に至る遅延時
間が同等になるように前記論理回路内の各チャネルの各
トランジスタのアスペクト比が互に異なるようにしたこ
とを特徴とする半導体回路である。
つ交換可能な複数の入力端子と出力端子を有する論理回
路において、前記各入力端子から出力端子に至る遅延時
間が同等になるように前記論理回路内の各チャネルの各
トランジスタのアスペクト比が互に異なるようにしたこ
とを特徴とする半導体回路である。
作用
本発明の半導体回路は前記した構成にすることにより論
理的に同機能でかつ交換可能な複数の入力端子と出力端
子を有する論理回路において、前記入力端子から前記出
力端子に至る遅延時間を同等にできるので、前記遅延時
間の見積りが容易になる。また、クリティカルパスの最
適化が容易であり、回路の誤動作を防ぐことができる。
理的に同機能でかつ交換可能な複数の入力端子と出力端
子を有する論理回路において、前記入力端子から前記出
力端子に至る遅延時間を同等にできるので、前記遅延時
間の見積りが容易になる。また、クリティカルパスの最
適化が容易であり、回路の誤動作を防ぐことができる。
実施例
第１図は本発明の一実施例の３人力ＮＡＮＤ回路をゲー
トで構成した回路図である。第１図においてＰｌ、Ｐ２
．Ｐ３はゲート幅とゲート長の比率が互に異なるＰｃｈ
ゲートであり、Ｎ１．Ｎ２゜Ｎ３はゲート幅とゲート長
の比率が互に異なるＮｃｈゲートである。また、ＩＡ、
より、ＩＣは互に論理的に同機能でかつ交換可能な
入力端子であり、Ｏは出力端子である。ｔは入力端子か
ら出力端子に至る遅延時間である。０人、ＯＢ、 Ｃａ
は各々Ａ点、Ｂ点、Ｃ点に存在する寄生容量であシ、Ｃ
Ｏは出力端子Ｏに接続された負荷容量である。
トで構成した回路図である。第１図においてＰｌ、Ｐ２
．Ｐ３はゲート幅とゲート長の比率が互に異なるＰｃｈ
ゲートであり、Ｎ１．Ｎ２゜Ｎ３はゲート幅とゲート長
の比率が互に異なるＮｃｈゲートである。また、ＩＡ、
より、ＩＣは互に論理的に同機能でかつ交換可能な
入力端子であり、Ｏは出力端子である。ｔは入力端子か
ら出力端子に至る遅延時間である。０人、ＯＢ、 Ｃａ
は各々Ａ点、Ｂ点、Ｃ点に存在する寄生容量であシ、Ｃ
Ｏは出力端子Ｏに接続された負荷容量である。
まだ、第２図は各入力条件に対応する第１図の等何回路
である。第２図（１）において入力端子６ヘー／ 工ｙｇ 、 ＩａにＨｉｇｈを入力しておき入力端子エ
ムの入力をＬｏｗからＨｉｇｈ に変化させるとＰｃ
ｈゲートＰ１．Ｐ２ 、Ｐ３ はオフになｐ、Ｎｃｈゲ
ートＮ１ 、Ｎ２．Ｎ３ はオンとなる。このとき等何
回路は第２図（ＩＬ）のようになり、出力端子Ｏの全負
荷容量はＯＬ＝ Ｇｏ −）−ＯＡとなりＮｃｈ ゲー
トＮ１ハ’ Ｇｏ −１−ＣＬの電荷を時間ｔで放電す
るアスペクト比（ＷＮｌ ／ＬＨ＋ ）になっている。
である。第２図（１）において入力端子６ヘー／ 工ｙｇ 、 ＩａにＨｉｇｈを入力しておき入力端子エ
ムの入力をＬｏｗからＨｉｇｈ に変化させるとＰｃ
ｈゲートＰ１．Ｐ２ 、Ｐ３ はオフになｐ、Ｎｃｈゲ
ートＮ１ 、Ｎ２．Ｎ３ はオンとなる。このとき等何
回路は第２図（ＩＬ）のようになり、出力端子Ｏの全負
荷容量はＯＬ＝ Ｇｏ −）−ＯＡとなりＮｃｈ ゲー
トＮ１ハ’ Ｇｏ −１−ＣＬの電荷を時間ｔで放電す
るアスペクト比（ＷＮｌ ／ＬＨ＋ ）になっている。
第２図（１））におりで入力端子工ａ 、 エムにＨｉ
ｇｈを入力しておき、入力端子ＩｎをＬｏｗからＨｉｇ
ｈに変化させるとＰｃｈゲートＰ１ 、Ｐ２．Ｐ３はオ
フとなり、Ｎｃｈゲー）Ｎｌ 、Ｎ２．Ｎ３はオンとな
る。このときの等何回路は第２図（ｂ）のようになシ、
出力端子０の全負荷容量は（ＳＬ ＝ ＧＯ−）−Ｃｉ
−１−ＣＢ となりＮｃｈゲートＮ２は００ ＋ ｃ
ム＋ＣＢの電荷を時間ｔで放電するアクペクト比はＷＮ
２／ＬＮ２となっている。第２図（０）において入力端
子エム。
ｇｈを入力しておき、入力端子ＩｎをＬｏｗからＨｉｇ
ｈに変化させるとＰｃｈゲートＰ１ 、Ｐ２．Ｐ３はオ
フとなり、Ｎｃｈゲー）Ｎｌ 、Ｎ２．Ｎ３はオンとな
る。このときの等何回路は第２図（ｂ）のようになシ、
出力端子０の全負荷容量は（ＳＬ ＝ ＧＯ−）−Ｃｉ
−１−ＣＢ となりＮｃｈゲートＮ２は００ ＋ ｃ
ム＋ＣＢの電荷を時間ｔで放電するアクペクト比はＷＮ
２／ＬＮ２となっている。第２図（０）において入力端
子エム。
ＩＢに）ｆｉｇｈ を入力しておき、入力端子ＩＣをＬ
ｏｗからＨｉｇｈに変化させるとＰｃｈゲートＰ１゜Ｐ
２．Ｐ３はオフとなシ、 ＮｃｈゲートＮ１ 、Ｎ２゜
６ ヘージ Ｎ３はオンとなる。このときの等何回路は第２図（Ｑ）
のようになシ、出力端子Ｏの全負荷容量はＣＬ ＝ Ｇ
ｏ ＋ Ｇ人＋ＣＢ ＋ ｃｃとなりＮｃｈゲートＮ３
はＧｏ 十〇ム十０Ｂ−１−Ｃｃの電荷を時間ｔで放電
するアスペクト比はＷＮ５／”ＮＳとなっている。第２
図（ｄ） 、 （６） 、 （ｆ）も同様にＰｃｈ
ゲートＰ１はＧｏ ＋ ０ム に時間ｔで充電するアス
ペクト比はＷｐ、／Ｌｐ１であり、 ＰｃｈゲートＰ２
はＧｏ−１−Ｃム十ＯＢに時間ｔで充電するアスペクト
比はＷｐ２／Ｌｐ２であり、 ＰｃｈゲートＰ３ばＧｏ
−４−Ｃム十ａｍ十ｃｃ に時間ｔで充電するアスペク
ト比はＷＮ３／ＬＮ３である。
ｏｗからＨｉｇｈに変化させるとＰｃｈゲートＰ１゜Ｐ
２．Ｐ３はオフとなシ、 ＮｃｈゲートＮ１ 、Ｎ２゜
６ ヘージ Ｎ３はオンとなる。このときの等何回路は第２図（Ｑ）
のようになシ、出力端子Ｏの全負荷容量はＣＬ ＝ Ｇ
ｏ ＋ Ｇ人＋ＣＢ ＋ ｃｃとなりＮｃｈゲートＮ３
はＧｏ 十〇ム十０Ｂ−１−Ｃｃの電荷を時間ｔで放電
するアスペクト比はＷＮ５／”ＮＳとなっている。第２
図（ｄ） 、 （６） 、 （ｆ）も同様にＰｃｈ
ゲートＰ１はＧｏ ＋ ０ム に時間ｔで充電するアス
ペクト比はＷｐ、／Ｌｐ１であり、 ＰｃｈゲートＰ２
はＧｏ−１−Ｃム十ＯＢに時間ｔで充電するアスペクト
比はＷｐ２／Ｌｐ２であり、 ＰｃｈゲートＰ３ばＧｏ
−４−Ｃム十ａｍ十ｃｃ に時間ｔで充電するアスペク
ト比はＷＮ３／ＬＮ３である。
以上述べたように本実施例によれば論理的に同機能でか
つ交換可能な複数の入力端子と出力端子を持つ論理回路
において、各Ｐｃｈ ）ランジスタのアクペクト比が互
に異なり、かつ各Ｎｃｈ ）ランジスタのアスペクト比
が互に異なることにより前記各入力端子から前記出力端
子に至る遅延時間が同等にすることができる。
つ交換可能な複数の入力端子と出力端子を持つ論理回路
において、各Ｐｃｈ ）ランジスタのアクペクト比が互
に異なり、かつ各Ｎｃｈ ）ランジスタのアスペクト比
が互に異なることにより前記各入力端子から前記出力端
子に至る遅延時間が同等にすることができる。
発明の効果
７、、−、。
以上のように本発明は論理的に同機能でかつ交換可能な
複数の入力端子と出力端子を有する論理回路において各
々のＰｃｈ ）ランジヌタのアスペクト比が互に異なり
、かつ各々のＮｃｈ ）ランジスタのアスペクト比が互
に異なることにより前記各入力端子から前記出力端子に
至る遅延時間を同等にすることができ、前記論理回路の
遅延時間の見積シが容易に行なえるので誤動作のない回
路の設計を可能にする。
複数の入力端子と出力端子を有する論理回路において各
々のＰｃｈ ）ランジヌタのアスペクト比が互に異なり
、かつ各々のＮｃｈ ）ランジスタのアスペクト比が互
に異なることにより前記各入力端子から前記出力端子に
至る遅延時間を同等にすることができ、前記論理回路の
遅延時間の見積シが容易に行なえるので誤動作のない回
路の設計を可能にする。
第１図は本発明の一実施例である３人力ＮＡＮＤのゲー
ト回路図、第２図は同３人力ＮＡＮＤ回路の各入力条件
に対応する等価回路図である。 Ｐ１〜Ｐ３・・・・・・Ｐｃｈゲート、Ｎ１〜Ｎ３・・
・・・・Ｎｃｈゲート、Ｃム〜Ｃａ ・・・・・・寄
生容量。
ト回路図、第２図は同３人力ＮＡＮＤ回路の各入力条件
に対応する等価回路図である。 Ｐ１〜Ｐ３・・・・・・Ｐｃｈゲート、Ｎ１〜Ｎ３・・
・・・・Ｎｃｈゲート、Ｃム〜Ｃａ ・・・・・・寄
生容量。
Claims (1)
- 複数のＰチャネルトランジスタと複数のＮチャネルト
ランジスタで構成され、出力端子と論理的に同機能でか
つ交換可能な複数の入力端子とを有し、各チャネルの各
トランジスタのゲートのアスペクト比が互に異なること
を特徴とするＣＭＯＳ多入力の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288755A JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288755A JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129612A true JPH01129612A (ja) | 1989-05-22 |
| JP2553594B2 JP2553594B2 (ja) | 1996-11-13 |
Family
ID=17734285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288755A Expired - Lifetime JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553594B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
| JPS6247156A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | 絶縁ゲ−ト型半導体装置 |
-
1987
- 1987-11-16 JP JP62288755A patent/JP2553594B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
| JPS6247156A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | 絶縁ゲ−ト型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553594B2 (ja) | 1996-11-13 |
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