JP2553594B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2553594B2 JP2553594B2 JP62288755A JP28875587A JP2553594B2 JP 2553594 B2 JP2553594 B2 JP 2553594B2 JP 62288755 A JP62288755 A JP 62288755A JP 28875587 A JP28875587 A JP 28875587A JP 2553594 B2 JP2553594 B2 JP 2553594B2
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- input
- gate
- circuit
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数のＰチャネル（Pch）トランジスタと
複数のＮチャネル（Nch）トランジスタで構成され、出
力端子と論理的に同機能でかつ交換可能な複数の入力端
子を有する論理回路において、ゲートのアスペクト比つ
まり、Pchトランジスタのゲート幅（Wp）とゲート長（L
p）の比率（Wp/Lp）とNchトランジスタのゲート幅
（WN）とゲート長（LN）の比率（WN/LN）を各チャネル
の各トランジスタ毎に適切にすることにより、前記各入
力端子から前記出力端子に至る遅延時間が同等になるCM
OS多入力の半導体回路に関するものである。
複数のＮチャネル（Nch）トランジスタで構成され、出
力端子と論理的に同機能でかつ交換可能な複数の入力端
子を有する論理回路において、ゲートのアスペクト比つ
まり、Pchトランジスタのゲート幅（Wp）とゲート長（L
p）の比率（Wp/Lp）とNchトランジスタのゲート幅
（WN）とゲート長（LN）の比率（WN/LN）を各チャネル
の各トランジスタ毎に適切にすることにより、前記各入
力端子から前記出力端子に至る遅延時間が同等になるCM
OS多入力の半導体回路に関するものである。
従来の技術 論理回路には論理的に同機能でかつ交換可能な入力端
子を有するNAND回路やNOR回路などの基本的な回路があ
る。標準セルを用いた集積回路においては、これらの論
理回路を必要に応じて自動的に配置し、必要に応じて配
線する場合が多い。しかし、論理的に同機能でかつ交換
可能な入力端子を持つ回路において、入力端子から出力
端子に至る遅延時間は必ずしも同等ではない。
子を有するNAND回路やNOR回路などの基本的な回路があ
る。標準セルを用いた集積回路においては、これらの論
理回路を必要に応じて自動的に配置し、必要に応じて配
線する場合が多い。しかし、論理的に同機能でかつ交換
可能な入力端子を持つ回路において、入力端子から出力
端子に至る遅延時間は必ずしも同等ではない。
従って標準セルの自動配線において、同機能且つ交換
可能なピンは同等に扱うので、もともと遅延時間の大き
いピンに長い配線を割当てるなどの不都合があった。
可能なピンは同等に扱うので、もともと遅延時間の大き
いピンに長い配線を割当てるなどの不都合があった。
発明が解決しようとする問題点 上記従来技術において、論理的に同機能でかつ交換可
能な入力端子と出力端子を有する論理回路は前記各入力
端子から前記出力端子に至る遅延時間が必ずしも同等で
ないために、遅延時間の見積りと本来の遅延時間が異な
る可能性があり遅延時間の見積りが困難である。特に、
最適化を行ったクリティカルパスが見積りの誤りのため
誤動作をする可能性があるなどの問題があった。
能な入力端子と出力端子を有する論理回路は前記各入力
端子から前記出力端子に至る遅延時間が必ずしも同等で
ないために、遅延時間の見積りと本来の遅延時間が異な
る可能性があり遅延時間の見積りが困難である。特に、
最適化を行ったクリティカルパスが見積りの誤りのため
誤動作をする可能性があるなどの問題があった。
本発明の目的はこのような従来の問題点を解決するた
めに、論理回路内の出力端子に直列に接続された各トラ
ンジスタのアスペクト比が出力端子に近いほど小さくな
るようにし、前記入力端子を遅延時間に関して同等にな
るようにした半導体回路を提供することにある。
めに、論理回路内の出力端子に直列に接続された各トラ
ンジスタのアスペクト比が出力端子に近いほど小さくな
るようにし、前記入力端子を遅延時間に関して同等にな
るようにした半導体回路を提供することにある。
問題点を解決するための手段 上記目的を達成するために本発明は論理的に同機能で
かつ交換可能な複数の入力端子と出力端子を有する論理
回路において、前記各入力端子から出力端子に至る遅延
時間が同等になるように前記論理回路内の出力端子に直
列に接続された各トランジスタのアスペクト比が出力端
子に近いほど小さくなるようにしたことを特徴とする半
導体回路である。
かつ交換可能な複数の入力端子と出力端子を有する論理
回路において、前記各入力端子から出力端子に至る遅延
時間が同等になるように前記論理回路内の出力端子に直
列に接続された各トランジスタのアスペクト比が出力端
子に近いほど小さくなるようにしたことを特徴とする半
導体回路である。
作 用 本発明の半導体回路は前記した構成にすることにより
論理的に同機能でかつ交換可能な複数の入力端子と出力
端子を有する論理回路において、前記入力端子から前記
出力端子に至る遅延時間を同等にできるので、前記遅延
時間の見積りが容易になる。また、クリティカルパスの
最適化が容易であり、回路の誤動作を防ぐことができ
る。
論理的に同機能でかつ交換可能な複数の入力端子と出力
端子を有する論理回路において、前記入力端子から前記
出力端子に至る遅延時間を同等にできるので、前記遅延
時間の見積りが容易になる。また、クリティカルパスの
最適化が容易であり、回路の誤動作を防ぐことができ
る。
実施例 第１図は本発明の一実施例の３入力NAND回路をゲート
で構成した回路図である。第１図においてP1,P2,P3はゲ
ート幅とゲート長の比率が同等なPchゲートであり、N1,
N2,N3はゲート幅とゲート長の比率が出力端子に近いほ
ど小さいNchゲートである。また、IA,IB,ICは互に論理
的に同機能でかつ交換可能な入力端子であり、０は出力
端子である。ｔは入力端子から出力端子に至る遅延時間
である。CA,CB,CCは各々Ａ点,B点,C点に存在する寄生容
量であり、COは出力端子０に接続された負荷容量であ
る。
で構成した回路図である。第１図においてP1,P2,P3はゲ
ート幅とゲート長の比率が同等なPchゲートであり、N1,
N2,N3はゲート幅とゲート長の比率が出力端子に近いほ
ど小さいNchゲートである。また、IA,IB,ICは互に論理
的に同機能でかつ交換可能な入力端子であり、０は出力
端子である。ｔは入力端子から出力端子に至る遅延時間
である。CA,CB,CCは各々Ａ点,B点,C点に存在する寄生容
量であり、COは出力端子０に接続された負荷容量であ
る。
また、第２図は各入力条件に対応する第１図の等価回
路である。第１図において入力端子IB,ICにHighを入力
しておき入力端子IAの入力をLowからHighに変化させる
とPchゲートP1,P2,P3はオフになり、NchゲートN1,N2,N3
はオンとなる。このとき等価回路は第２図（ａ）のよう
になり、出力端子０の全負荷容量はCL＝CO＋CAとなりNc
hゲートN1はCO＋CAの電荷を時間ｔで放電するアスペク
ト比（WN1/LN1）になっている。
路である。第１図において入力端子IB,ICにHighを入力
しておき入力端子IAの入力をLowからHighに変化させる
とPchゲートP1,P2,P3はオフになり、NchゲートN1,N2,N3
はオンとなる。このとき等価回路は第２図（ａ）のよう
になり、出力端子０の全負荷容量はCL＝CO＋CAとなりNc
hゲートN1はCO＋CAの電荷を時間ｔで放電するアスペク
ト比（WN1/LN1）になっている。
第１図において入力端子IC,IAにHighを入力してお
き、入力端子IBをLowからHighに変化させるとPchゲート
P1,P2,P3はオフとなり、NchゲートN1,N2,N3はオンとな
る。このときの等価回路は第２図（ｂ）のようになり、
出力端子０の全負荷容量はCL＝CO＋CA＋CBとなりHchゲ
ートN2はCo＋CA＋CBの電荷を時間ｔで放電するアクペク
ト比はWN2/LN2となっている。第１図において入力端子I
A,IBにHighを入力しておき、入力端子ICをLowからHigh
に変化させるとPchゲートP1,P2,P3はオフとなり、Nchゲ
ートN1,N2,N3はオンとなる。このときの等価回路は第２
図（ｃ）のようになり、出力端子０の全負荷容量はCL＝
CO＋CA＋CB＋CCとなりNchゲートN3はCO＋CA＋CB＋CCの
電荷を時間ｔで放電するアスペクト比はWN3/LN3となっ
ている。第２図（ｄ），（ｅ），（ｆ）も同様にPchゲ
ートP1はCO＋CAに時間ｔで充電するアスペクト比はWp1/
Lp1であり、PchゲートP2はCO＋CA＋CBに時間ｔで充電す
るアスペクト比はWp2/Lp2であり、PchゲートP3はCO＋CA
＋CB＋CCに時間ｔで充電するアスペクト比はWN3/LN3で
ある。
き、入力端子IBをLowからHighに変化させるとPchゲート
P1,P2,P3はオフとなり、NchゲートN1,N2,N3はオンとな
る。このときの等価回路は第２図（ｂ）のようになり、
出力端子０の全負荷容量はCL＝CO＋CA＋CBとなりHchゲ
ートN2はCo＋CA＋CBの電荷を時間ｔで放電するアクペク
ト比はWN2/LN2となっている。第１図において入力端子I
A,IBにHighを入力しておき、入力端子ICをLowからHigh
に変化させるとPchゲートP1,P2,P3はオフとなり、Nchゲ
ートN1,N2,N3はオンとなる。このときの等価回路は第２
図（ｃ）のようになり、出力端子０の全負荷容量はCL＝
CO＋CA＋CB＋CCとなりNchゲートN3はCO＋CA＋CB＋CCの
電荷を時間ｔで放電するアスペクト比はWN3/LN3となっ
ている。第２図（ｄ），（ｅ），（ｆ）も同様にPchゲ
ートP1はCO＋CAに時間ｔで充電するアスペクト比はWp1/
Lp1であり、PchゲートP2はCO＋CA＋CBに時間ｔで充電す
るアスペクト比はWp2/Lp2であり、PchゲートP3はCO＋CA
＋CB＋CCに時間ｔで充電するアスペクト比はWN3/LN3で
ある。
以上述べたように本実施例によれば論理的に同機能で
かつ交換可能な複数の入力端子と出力端子を持つ論理回
路において、各Nchトランジスタのアスペクト比が出力
端子に近いほど小さいことにより前記各入力端子から前
記出力端子に至る遅延時間が同等にすることができる。
かつ交換可能な複数の入力端子と出力端子を持つ論理回
路において、各Nchトランジスタのアスペクト比が出力
端子に近いほど小さいことにより前記各入力端子から前
記出力端子に至る遅延時間が同等にすることができる。
発明の効果 以上のように本発明は論理的に同機能でかつ交換可能
な複数の入力端子と出力端子を有する論理回路において
各Nchトランジスタのアスペクト比が出力端子に近いほ
ど小さくすることにより前記各入力端子から前記出力端
子に至る遅延時間を同等にすることができ、前記論理回
路の遅延時間の見積りが容易に行なえるので誤動作のな
い回路の設計を可能にする。
な複数の入力端子と出力端子を有する論理回路において
各Nchトランジスタのアスペクト比が出力端子に近いほ
ど小さくすることにより前記各入力端子から前記出力端
子に至る遅延時間を同等にすることができ、前記論理回
路の遅延時間の見積りが容易に行なえるので誤動作のな
い回路の設計を可能にする。
第１図は本発明の一実施例である３入力NANDのゲート回
路図、第２図は同３入力NAND回路の各入力条件に対応す
る等価回路図である。 P1〜P3……Pchゲート、N1〜N3……Nchゲート、CA〜CC…
…寄生容量。
路図、第２図は同３入力NAND回路の各入力条件に対応す
る等価回路図である。 P1〜P3……Pchゲート、N1〜N3……Nchゲート、CA〜CC…
…寄生容量。
Claims (1)
- 【請求項１】複数のトランジスタで構成され、出力端子
と論理的に同機能でかつ交換可能な複数の入力端子とを
有し、前記入力端子から前記出力端子に至る遅延時間が
ほぼ同等になるように、前記出力端子に直列に接続され
た前記トランジスタのうち隣合った任意の二つの前記ト
ランジスタのアスペクト比が前記出力端子に近い前記ト
ランジスタの方が小さく前記出力端子から遠い前記トラ
ンジスタの方が大きいことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288755A JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288755A JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129612A JPH01129612A (ja) | 1989-05-22 |
| JP2553594B2 true JP2553594B2 (ja) | 1996-11-13 |
Family
ID=17734285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288755A Expired - Lifetime JP2553594B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553594B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
| JPS6247156A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | 絶縁ゲ−ト型半導体装置 |
-
1987
- 1987-11-16 JP JP62288755A patent/JP2553594B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
| JPS6247156A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | 絶縁ゲ−ト型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129612A (ja) | 1989-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0175501A2 (en) | Delay circuit for gate-array LSI | |
| US6144237A (en) | Power on reset circuit | |
| JPH0897701A (ja) | 半導体回路 | |
| US6252425B1 (en) | Method and apparatus for an N-NARY logic circuit | |
| US6215329B1 (en) | Output stage for a memory device and for low voltage applications | |
| EP0231583A2 (en) | CMOS programmable logic array | |
| US3832574A (en) | Fast insulated gate field effect transistor circuit using multiple threshold technology | |
| KR19980024776A (ko) | 동기형 반도체논리회로 | |
| JP2553594B2 (ja) | 半導体回路 | |
| US3898480A (en) | Multiphase logic circuit | |
| JPS63204815A (ja) | 半導体論理回路 | |
| US4894564A (en) | Programmable logic array with reduced product term line voltage swing to speed operation | |
| KR100223506B1 (ko) | 반도체 메모리 디바이스용 논리 회로 | |
| US5532634A (en) | High-integration J-K flip-flop circuit | |
| EP0188834A2 (en) | A ratioless FET programmable logic array | |
| EP0059722A4 (en) | CLOCKED LOGIC CIRCUIT WITH IGFET. | |
| JPS63246925A (ja) | Ｃｍｏｓ論理回路 | |
| JP3190086B2 (ja) | 昇圧回路 | |
| US6278296B1 (en) | Dynamic logic circuit and integrated circuit device using the logic circuit | |
| US6911846B1 (en) | Method and apparatus for a 1 of N signal | |
| JP3055223B2 (ja) | バッファ回路 | |
| JP2009021650A (ja) | マスタスレーブ型フリップフロップ回路 | |
| JP2009016891A (ja) | マスタスレーブ型フリップフロップ回路 | |
| US6456123B1 (en) | Method and apparatus for transferring a differential voltage to a ground referenced voltage using a sample/hold capacitor | |
| US6794903B2 (en) | CMOS parallel dynamic logic and speed enhanced static logic |