JPH01129463A - バイポーラ・トランジスタ - Google Patents
バイポーラ・トランジスタInfo
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- JPH01129463A JPH01129463A JP63265234A JP26523488A JPH01129463A JP H01129463 A JPH01129463 A JP H01129463A JP 63265234 A JP63265234 A JP 63265234A JP 26523488 A JP26523488 A JP 26523488A JP H01129463 A JPH01129463 A JP H01129463A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000374 eutectic mixture Substances 0.000 claims abstract description 11
- 239000002019 doping agent Substances 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021471 metal-silicon alloy Inorganic materials 0.000 claims description 2
- 229910000838 Al alloy Inorganic materials 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910021332 silicide Inorganic materials 0.000 abstract description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 3
- 229910000676 Si alloy Inorganic materials 0.000 abstract 1
- 230000007423 decrease Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は次の構成
(a) 半導体基板内に特定の濃度にドープされた第
1導電型中間領域があり、 Q′)) この中間領域が半導体基板の陰極側表面に
境を接し、 (C) 陰極側表面に境を接して設けられた少なくと
も1つのゲート領域が中間領域に境を接し、(d)
ゲート領域が第2導電型であって中間領域よりも高濃度
にドープされ、 (e) ゲート領域内に設けられたソース領域が陰極
側表面に境を接し、 (f) ゲート電極は陰極側表面に形成された絶縁層
に乗せられてゲート領域を覆い、 ((至)陽極側表面と中間領域の間に中間領域よりも高
濃度にドープされた第2導電型陽極領域が設けられ、 (h)ゲート95域とソース領域の間に分路が形成され
ている 絶縁ゲート電極を備えたバイポーラ・トランジスタに間
するものである。
1導電型中間領域があり、 Q′)) この中間領域が半導体基板の陰極側表面に
境を接し、 (C) 陰極側表面に境を接して設けられた少なくと
も1つのゲート領域が中間領域に境を接し、(d)
ゲート領域が第2導電型であって中間領域よりも高濃度
にドープされ、 (e) ゲート領域内に設けられたソース領域が陰極
側表面に境を接し、 (f) ゲート電極は陰極側表面に形成された絶縁層
に乗せられてゲート領域を覆い、 ((至)陽極側表面と中間領域の間に中間領域よりも高
濃度にドープされた第2導電型陽極領域が設けられ、 (h)ゲート95域とソース領域の間に分路が形成され
ている 絶縁ゲート電極を備えたバイポーラ・トランジスタに間
するものである。
この種の半導体デバイスの一例は文献「ソリッド・ステ
イト・テクノロジー(Solid Siato Tec
hnology) J 1985年11月、121〜1
25頁に記載されている。このデバイスの陰極側は電力
MO3FETとして構成されているが、陽極側に中間領
域に対して逆の導電型を示す領域があってサイリスク構
造となり、陰極側に設けられた分路によりサイリスクに
おいて良く知られているラッチング電流をデバイスの運
転条件の下では達成されない程度まで高める。この場合
電流輸送にはサイリスクと同様であるが、電力MO3F
ETと異なり両種のキャリヤが関与する。これにより一
方では順方向抵抗が低くなるという利点があるが、他方
では蓄積電荷がターンオフを遅くするという欠点がある
。
イト・テクノロジー(Solid Siato Tec
hnology) J 1985年11月、121〜1
25頁に記載されている。このデバイスの陰極側は電力
MO3FETとして構成されているが、陽極側に中間領
域に対して逆の導電型を示す領域があってサイリスク構
造となり、陰極側に設けられた分路によりサイリスクに
おいて良く知られているラッチング電流をデバイスの運
転条件の下では達成されない程度まで高める。この場合
電流輸送にはサイリスクと同様であるが、電力MO3F
ETと異なり両種のキャリヤが関与する。これにより一
方では順方向抵抗が低くなるという利点があるが、他方
では蓄積電荷がターンオフを遅くするという欠点がある
。
蓄積電荷は例えば両結合中心を形成する物質の投入又は
照射による格子欠陥の発生等の手段によって減少する。
照射による格子欠陥の発生等の手段によって減少する。
別の手段としては中間領域と陽極領域の間に緩衝領域を
設け、この領域を中間領域と同じ導電型であるがそれよ
りも高濃度にドープされたものとする(「エレクトロニ
ク・デザイン(Electronic Design)
J 12.1984年1月、248〜249頁参照)
。
設け、この領域を中間領域と同じ導電型であるがそれよ
りも高濃度にドープされたものとする(「エレクトロニ
ク・デザイン(Electronic Design)
J 12.1984年1月、248〜249頁参照)
。
これらの手段又はその組合わせによって蓄積電荷を減少
させ、ターンオフ時間を短縮することができる。
させ、ターンオフ時間を短縮することができる。
この発明の目的は、簡単な手段により蓄積電荷を更に減
少させ、ターンオフ時間を更に短くすることである。
少させ、ターンオフ時間を更に短くすることである。
この目的は明細書冒頭に述べたバイポーラ・トランジス
タにおいて、陽極領域を金属・シリコン合金のドープさ
れた再結晶領域とすることによって達成される。
タにおいて、陽極領域を金属・シリコン合金のドープさ
れた再結晶領域とすることによって達成される。
この発明の種々の実施71J様は特許請求の範囲の請求
項2以下に示されている。
項2以下に示されている。
図面を参照し実施例についてこの発明を更に詳細に説明
する。図面はこの実施例の断面を示す。
する。図面はこの実施例の断面を示す。
図面に示したバイポーラ・トランジスタはn型ドープ中
間領域2を含む半導体基板1から構成される。中間領域
2のドーピング密度は1ないし2X 10 ”cm−”
である。半導体基板1には陰極側表面3と陽極側表面4
があり、中間領域2は陰極側表面3にまで達している。
間領域2を含む半導体基板1から構成される。中間領域
2のドーピング密度は1ないし2X 10 ”cm−”
である。半導体基板1には陰極側表面3と陽極側表面4
があり、中間領域2は陰極側表面3にまで達している。
この表面に境を接して高濃度にp型ドープされたゲート
電極5が設けられる。ゲーHff域5にはそれぞれ高濃
度にn型ドープされたソース領域6がL1込まれている
。ソース領域6のドープ濃度はゲート領域5よりも高い
。
電極5が設けられる。ゲーHff域5にはそれぞれ高濃
度にn型ドープされたソース領域6がL1込まれている
。ソース領域6のドープ濃度はゲート領域5よりも高い
。
表面3の上には絶縁層7が設けられ、このように互いに
並列接続されたゲート電極8が載置されている。ゲート
電極8はゲート領域5の表面3に接する千ヤネル令頁域
11、すなわちソース令頁域6と中間領域2の間にチャ
ネルを形成すべき部分を覆っている。ゲート電極8はも
う一つの絶縁層9により覆われている。絶縁層7および
9には開口が設けられ、これを介してソース領域6をゲ
ート領域5が絶縁層9上にある金属層10により接触さ
れている0、金属II 10 吹好適にはアルミニウム
から成る。領域5.6の金属N10による接触は強い分
路を示す。
並列接続されたゲート電極8が載置されている。ゲート
電極8はゲート領域5の表面3に接する千ヤネル令頁域
11、すなわちソース令頁域6と中間領域2の間にチャ
ネルを形成すべき部分を覆っている。ゲート電極8はも
う一つの絶縁層9により覆われている。絶縁層7および
9には開口が設けられ、これを介してソース領域6をゲ
ート領域5が絶縁層9上にある金属層10により接触さ
れている0、金属II 10 吹好適にはアルミニウム
から成る。領域5.6の金属N10による接触は強い分
路を示す。
中間領域2と陽極側表面4との間には高濃度にp型ドー
プされた層15が設けられる。この層は金・シリコン共
融混合物から再結晶されたケイ化物である。層15はド
ーパントとしてたとえばホウ素を含有する。冷却および
再結晶後に残存する金・シリコン共融混合物14は陽極
電極を形成する。[15は製造時の適当な工程により極
めて薄く、たとえば1/10amにすることができる。
プされた層15が設けられる。この層は金・シリコン共
融混合物から再結晶されたケイ化物である。層15はド
ーパントとしてたとえばホウ素を含有する。冷却および
再結晶後に残存する金・シリコン共融混合物14は陽極
電極を形成する。[15は製造時の適当な工程により極
めて薄く、たとえば1/10amにすることができる。
p゛型ドープ薄層15により主として中間領域2に蓄積
されるキャリヤ蓄積電荷は急激に減少する。この場合蓄
積電荷は次式により第−近似的に与えられるという認識
が利用された。
されるキャリヤ蓄積電荷は急激に減少する。この場合蓄
積電荷は次式により第−近似的に与えられるという認識
が利用された。
DN
ここでNAPは層15内の正味のアクセプタ濃度、ND
llは中間領域2の正味のドナー濃度、W、は層15の
厚さ、■は電流、D7は中間領域2の拡散濃度、qは素
電荷、Aは半導体基板の面積である。
llは中間領域2の正味のドナー濃度、W、は層15の
厚さ、■は電流、D7は中間領域2の拡散濃度、qは素
電荷、Aは半導体基板の面積である。
定数には同様に次式により第一近似的に求められる。
Dl 9
値W2は蓄積電荷表示式中に線形で現れることは明らか
である。それと並んで蓄積電荷は正味のドーピング濃度
比にも関係する。この濃度比はバイポーラ・トランジス
タに満足すべき順方向特性を与えるように設定される。
である。それと並んで蓄積電荷は正味のドーピング濃度
比にも関係する。この濃度比はバイポーラ・トランジス
タに満足すべき順方向特性を与えるように設定される。
この発明のバイポーラ・トランジスタの有利な製造工程
は次の通りである。
は次の通りである。
例えば厚さ600umのn型ドープウェーハに公知方式
によりゲートitI域5とソース領域6を作る。絶縁層
、ゲート電極および金IXIWIOの形成も電力MO3
FETの製作に対して公知の方法による。陰極側でトラ
ンジスタが完成した後半導体板の厚さを研磨、サンドブ
ラスト等の方法により陰極側から減少させて所定の厚さ
とする。この厚さは予定された逆電圧階級においての空
気電荷領域幅(例えば200ないし300μm)の2倍
から3倍の間である。続いて機械加工によって欠陥が生
じた層をエツチングによって除去する。その礫層の一部
は加工によって生じた欠陥が再結合中心として作用する
から残しておくことができる。
によりゲートitI域5とソース領域6を作る。絶縁層
、ゲート電極および金IXIWIOの形成も電力MO3
FETの製作に対して公知の方法による。陰極側でトラ
ンジスタが完成した後半導体板の厚さを研磨、サンドブ
ラスト等の方法により陰極側から減少させて所定の厚さ
とする。この厚さは予定された逆電圧階級においての空
気電荷領域幅(例えば200ないし300μm)の2倍
から3倍の間である。続いて機械加工によって欠陥が生
じた層をエツチングによって除去する。その礫層の一部
は加工によって生じた欠陥が再結合中心として作用する
から残しておくことができる。
次いで陽極側表面からドーパント例えばホウ素を例えば
面密度5 X 1014 Crt、エネルギー80ke
Vで注入する。ここで純金を陽極側表面に0.1μmH
さに析出させる。続いてウェーハを例えば30分間40
0°Cに加熱すると、ホウ素イオンを含む金・シリコン
共融混合物14が作られる。充分な厚さの共融混合物1
4の形成後、半導体デバイスを例えば10分の間に再冷
却すると、領域2に接してホウ素イオンが組込まれたシ
リコンの層15が再結晶する。金・シリコン共融混合物
14の残りは接触電極として使用される。この電極は支
持体に例えば接着するか、あるいはT1NiAgその他
の金属層をとりつけた後ろう付けすることができる。
面密度5 X 1014 Crt、エネルギー80ke
Vで注入する。ここで純金を陽極側表面に0.1μmH
さに析出させる。続いてウェーハを例えば30分間40
0°Cに加熱すると、ホウ素イオンを含む金・シリコン
共融混合物14が作られる。充分な厚さの共融混合物1
4の形成後、半導体デバイスを例えば10分の間に再冷
却すると、領域2に接してホウ素イオンが組込まれたシ
リコンの層15が再結晶する。金・シリコン共融混合物
14の残りは接触電極として使用される。この電極は支
持体に例えば接着するか、あるいはT1NiAgその他
の金属層をとりつけた後ろう付けすることができる。
金・シリコン共融混合物を通して合金化することにより
ドープ領域を作ることは公知である。純金に代わってゲ
ルマニウム・金合金を使用することも可能である。更に
金と注入されたホウ素イオンの代わりにアルミニウム層
と蒸着した後公知方法により合金化することも可能であ
る。しかし合金化は、共融点温度が陰極側に設けられた
構造を妨害する温度以下である金属又は合金によって行
うのが有利である。この発明によれば通常アルミニウム
から成る接触層10がここで使用される。
ドープ領域を作ることは公知である。純金に代わってゲ
ルマニウム・金合金を使用することも可能である。更に
金と注入されたホウ素イオンの代わりにアルミニウム層
と蒸着した後公知方法により合金化することも可能であ
る。しかし合金化は、共融点温度が陰極側に設けられた
構造を妨害する温度以下である金属又は合金によって行
うのが有利である。この発明によれば通常アルミニウム
から成る接触層10がここで使用される。
金・シリコンの共融温度はこの妨害可能温度以下である
。
。
このようにして作られたバイポーラ・トランジスタを使
用すれば誘導負荷に対して電圧600V、負荷電流15
Aにおいて100ns以下のターンオフ時間が達成され
る。このターンオフ時間は通例通り電流が90%から1
0%まで低下する時間として測定されたものである。
用すれば誘導負荷に対して電圧600V、負荷電流15
Aにおいて100ns以下のターンオフ時間が達成され
る。このターンオフ時間は通例通り電流が90%から1
0%まで低下する時間として測定されたものである。
この発明の別の利点は、半導体基板として高価なエピタ
キシィ盤を使用する必要なく廉価な半導体素材で足りる
ことである。工ないし2X10”CI+ −”というド
ーピング密度は、通常の帯域溶融法により基板に対して
別のドーピング過程を追加することなく簡単に設定する
ことができる。
キシィ盤を使用する必要なく廉価な半導体素材で足りる
ことである。工ないし2X10”CI+ −”というド
ーピング密度は、通常の帯域溶融法により基板に対して
別のドーピング過程を追加することなく簡単に設定する
ことができる。
多数の並列接続されたゲート領域、ソース領域およびゲ
ート電極を備える実施桝について以上説明したが、この
発明は単一のフィンガ形ゲート電極、ソース領域および
ゲート電極を備えるトランジスタに応用することも可能
である。
ート電極を備える実施桝について以上説明したが、この
発明は単一のフィンガ形ゲート電極、ソース領域および
ゲート電極を備えるトランジスタに応用することも可能
である。
又金・シリコン共融混合物あるいはシリコンと共融体を
形成する金属を使用することは絶対に必要なものではな
い。重要なのは再結晶層がドーパント原子を含むことで
ある。
形成する金属を使用することは絶対に必要なものではな
い。重要なのは再結晶層がドーパント原子を含むことで
ある。
【図面の簡単な説明】
図面はこの発明の実施例の断面を示す。
1・・・半導体基板
2・・・中間領域
5・・・ゲート電極
6・・・ソース令頁域
7・・・絶Ii層
15・・・陽極領域
Claims (1)
- 【特許請求の範囲】 1)(a)半導体基板(1)に特定のドーパント濃度の
第1導電型中間領域(2)があり、 (b)この中間領域が半導体基板の陰極側表面(3)に
境を接し、 (c)基板の陰極側表面に境を接して少なくとも1つの
ゲート領域(5)が設けられ、こ の領域が中間領域に境を接し、 (d)ゲート領域(5)が第2導電型であって中間領域
よりも高濃度にドープされ、 (e)ゲート領域(5)内にソース領域(6)が陰極側
表面に境を接して設けられ、 (f)ゲート電極(5)は陰極側表面に形成された絶縁
層(7)の上に置かれてゲート電 極(5)を覆い、 (g)半導体基板(1)の陽極側表面(4)と中間領域
(2)の間に第2導電型の陽極領 域(15)が設けられて中間領域よりも高 濃度にドープされ、 (h)ゲート電極(5)とソース領域(6)の間に分路
が設けられている 半導体基板(1)と少なくとも1つの絶縁ゲート電極(
8)を備えるバイポーラ・トランジスタにおいて、 陽極領域(15)が金属・シリコン合金( 14)のドープされた再結晶領域であることを特徴とす
るバイポーラ・トランジスタ。 2)陽極領域(15)がドープされた金・シリコン共融
混合物(14)の再結晶領域であることを特徴とする請
求項1記載のバイポーラ・トランジスタ。 3)陽極領域(15)がドープされた金合金・シリコン
共融混合物(14)の再結晶領域であることを特徴とす
る請求項2記載のバイポーラ・トランジスタ。 4)ドーパントがイオン注入によって半導体基板(1)
の陽極側表面(4)に入れられていることを特徴とする
請求項1ないし3の1つに記載のバイポーラ・トランジ
スタ。 5)ドーパントが金属内に入れられていることを特徴と
する請求項1記載のバイポーラ・トランジスタ。 6)陽極領域がSi−Al合金の再結晶領域であること
を特徴とする請求項1記載のバイポーラ・トランジスタ
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3735642.9 | 1987-10-21 | ||
DE3735642 | 1987-10-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01129463A true JPH01129463A (ja) | 1989-05-22 |
JP2810067B2 JP2810067B2 (ja) | 1998-10-15 |
Family
ID=6338792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63265234A Expired - Fee Related JP2810067B2 (ja) | 1987-10-21 | 1988-10-19 | バイポーラ・トランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5132766A (ja) |
EP (1) | EP0313000B1 (ja) |
JP (1) | JP2810067B2 (ja) |
DE (1) | DE3856173D1 (ja) |
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- 1988-10-18 DE DE3856173T patent/DE3856173D1/de not_active Expired - Fee Related
- 1988-10-19 JP JP63265234A patent/JP2810067B2/ja not_active Expired - Fee Related
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