JP2810067B2 - バイポーラ・トランジスタの製造方法 - Google Patents
バイポーラ・トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも１つの絶縁ゲート電極と、シリ
コンからなる半導体基板とを備えるバイポーラ・トラン
ジスタの製造方法に関する。
コンからなる半導体基板とを備えるバイポーラ・トラン
ジスタの製造方法に関する。
シリコンからなる半導体基板が与えられたドーパント
濃度と第１導電型の中間領域を有し、中間領域は半導体
基板の陰極側表面に境を接し、陰極側表面に境を接して
少なくとも１つのゲート領域が設けられ、このゲート領
域は中間領域に境を接しており、ゲート領域は第２導電
型であって中間領域より高濃度にドープされ、ゲート領
域内にソース領域が陰極側表面に境を接して設けられ、
ゲート電極は陰極側表面に形成された絶縁層の上に置か
れたゲート領域を覆い、半導体基板の陽極側表面と中間
領域との間に、中間領域よりも高濃度にドープされた第
２導電型の陽極領域が設けられ、ゲート領域とソース領
域との間に分路が設けられるバイポーラ・トランジスタ
は知られている。この種の半導体デバイスの一例は文献
「ソリッド・ステイト・テクノロジー（Solid Stato Te
chnology）」1985年11月、121〜125頁に記載されてい
る。このデバイスの陰極側は電力MOSFETとして構成され
ているが、陽極側に中間領域に対して逆の導電型を示す
領域があってサイリスタ構造となり、陰極側に設けられ
た分路によりサイリスタにおいて良く知られているラッ
チング電流をデバイスの運転条件の下では達成されない
程度まで高める。この場合電流輸送にはサイリスタと同
様であるが、電力MOSFETと異なり両種のキャリヤが関与
する。これにより一方では順方向抵抗が低くなるという
利点があるが、他方では蓄積電荷がターンオフを遅くす
るという欠点がある。
濃度と第１導電型の中間領域を有し、中間領域は半導体
基板の陰極側表面に境を接し、陰極側表面に境を接して
少なくとも１つのゲート領域が設けられ、このゲート領
域は中間領域に境を接しており、ゲート領域は第２導電
型であって中間領域より高濃度にドープされ、ゲート領
域内にソース領域が陰極側表面に境を接して設けられ、
ゲート電極は陰極側表面に形成された絶縁層の上に置か
れたゲート領域を覆い、半導体基板の陽極側表面と中間
領域との間に、中間領域よりも高濃度にドープされた第
２導電型の陽極領域が設けられ、ゲート領域とソース領
域との間に分路が設けられるバイポーラ・トランジスタ
は知られている。この種の半導体デバイスの一例は文献
「ソリッド・ステイト・テクノロジー（Solid Stato Te
chnology）」1985年11月、121〜125頁に記載されてい
る。このデバイスの陰極側は電力MOSFETとして構成され
ているが、陽極側に中間領域に対して逆の導電型を示す
領域があってサイリスタ構造となり、陰極側に設けられ
た分路によりサイリスタにおいて良く知られているラッ
チング電流をデバイスの運転条件の下では達成されない
程度まで高める。この場合電流輸送にはサイリスタと同
様であるが、電力MOSFETと異なり両種のキャリヤが関与
する。これにより一方では順方向抵抗が低くなるという
利点があるが、他方では蓄積電荷がターンオフを遅くす
るという欠点がある。
蓄積電荷は例えば再結合中心を形成する物質の投入又
は照射による格子欠陥の発生等の手段によって減少す
る。別の手段としては中間領域と陽極領域の間に緩衝領
域を設け、この領域を中間領域と同じ導電型であるがそ
れよりも高濃度にドープされたものとする（「エレクト
ロニク・デザイン（Electronic Design）」12、1984年
１月、248〜249頁参照）。
は照射による格子欠陥の発生等の手段によって減少す
る。別の手段としては中間領域と陽極領域の間に緩衝領
域を設け、この領域を中間領域と同じ導電型であるがそ
れよりも高濃度にドープされたものとする（「エレクト
ロニク・デザイン（Electronic Design）」12、1984年
１月、248〜249頁参照）。
これらの手段又はその組合わせによって蓄積電荷を減
少させ、ターンオフ時間を短縮することができる。
少させ、ターンオフ時間を短縮することができる。
この発明の目的は、簡単な手段により蓄積電荷を更に
減少させ、ターンオフ時間を更に短くしたバイポーラ・
トランジスタの製造方法を提供することにある。
減少させ、ターンオフ時間を更に短くしたバイポーラ・
トランジスタの製造方法を提供することにある。
上述の目的を達成するため、本発明においては、 少なくとも１つの絶縁ゲート電極と、シリコンからな
る半導体基板とを備えるバイポーラ・トランジスタであ
って、 （ａ） 半導体基板は与えられたドーパント濃度と第１
導電型の中間領域を有し、 （ｂ） 中間領域は半導体基板の陰極側表面に境を接
し、 （ｃ） 陰極側表面に境を接して少なくとも１つのゲー
ト領域が設けられ、このゲート領域は中間領域に境を接
しており、 （ｄ） ゲート領域は第２導電型であって中間領域より
高濃度にドープされ、 （ｅ） ゲート領域にソース領域が陰極側表面に境を接
して設けられ、 （ｆ） ゲート電極は陰極側表面に形成された絶縁層の
上に置かれてゲート領域を覆い、 （ｇ） 半導体基板の陽極側表面と中間領域との間に、
中間領域よりも高濃度にドープされた第２導電型の陽極
領域が設けられ、 （ｈ） ゲート領域とソース領域との間に分路が設けら
れ、 （ｉ） 中間領域内の陽極側に第２導電型のドーパント
が注入され陽極側に金属層が設けられる バイポーラ・トランジスタの製造方法において、バイポ
ーラ・トランジスタの陰極側の完成後中間領域は所定の
逆電圧階級に対する中間電荷領域幅の約２〜３倍の厚さ
に形成され、次いでドーパントが注入され、ドーパント
の注入後半導体基板はシリコンと金属層との合金が生じ
る温度に加熱され、次いで半導体基板は第２導電型の再
結晶陽極領域が生じるまで冷却される。
る半導体基板とを備えるバイポーラ・トランジスタであ
って、 （ａ） 半導体基板は与えられたドーパント濃度と第１
導電型の中間領域を有し、 （ｂ） 中間領域は半導体基板の陰極側表面に境を接
し、 （ｃ） 陰極側表面に境を接して少なくとも１つのゲー
ト領域が設けられ、このゲート領域は中間領域に境を接
しており、 （ｄ） ゲート領域は第２導電型であって中間領域より
高濃度にドープされ、 （ｅ） ゲート領域にソース領域が陰極側表面に境を接
して設けられ、 （ｆ） ゲート電極は陰極側表面に形成された絶縁層の
上に置かれてゲート領域を覆い、 （ｇ） 半導体基板の陽極側表面と中間領域との間に、
中間領域よりも高濃度にドープされた第２導電型の陽極
領域が設けられ、 （ｈ） ゲート領域とソース領域との間に分路が設けら
れ、 （ｉ） 中間領域内の陽極側に第２導電型のドーパント
が注入され陽極側に金属層が設けられる バイポーラ・トランジスタの製造方法において、バイポ
ーラ・トランジスタの陰極側の完成後中間領域は所定の
逆電圧階級に対する中間電荷領域幅の約２〜３倍の厚さ
に形成され、次いでドーパントが注入され、ドーパント
の注入後半導体基板はシリコンと金属層との合金が生じ
る温度に加熱され、次いで半導体基板は第２導電型の再
結晶陽極領域が生じるまで冷却される。
その金属層としては金が用いられ、半導体基板は金・
シリコン共融混合物が生じる温度に加熱され、次いで半
導体基板は再結晶陽極領域が生じるまで冷却されるのが
よい。
シリコン共融混合物が生じる温度に加熱され、次いで半
導体基板は再結晶陽極領域が生じるまで冷却されるのが
よい。
又本発明においては、 少なくとも１つの絶縁ゲート電極と、シリコンからな
る半導体基板とを備えるバイポーラ・トランジスタであ
って、 （ａ） 半導体基板は与えられたドーパント濃度と第１
導電型の中間領域を有し、 （ｂ） 中間領域は半導体基板の陰極側表面に境を接
し、 （ｃ） 陰極側表面に境を接して少なくとも１つのゲー
ト領域が設けられ、このゲート領域は中間領域に境を接
しており、 （ｄ） ゲート領域は第２導電型であって中間領域より
高濃度にドープされ、 （ｅ） ゲート領域内にソース領域が陰極側表面に境を
接して設けられ、 （ｆ） ゲート電極は陰極側表面に形成された絶縁層の
上に置かれてゲート領域を覆い、 （ｇ） 半導体基板の陽極側表面と中間領域との間に、
中間領域よりも高濃度にドープされた第２導電型の陽極
領域が設けられ、 （ｈ） ゲート領域とソース領域との間に分路が設けら
れ、 （ｉ） 陽極側にアルミニウム層が設けられる バイポーラ・トランジスタの製造方法において、バイポ
ーラ・トランジスタの陰極側の完成後中間領域は所定の
逆電圧階級に対する中間電荷領域幅の約２〜３倍の厚さ
に形成され、半導体基板はアルミニウム・シリコン合金
が生じる温度に加熱され、次いで再結晶陽極領域が生じ
るまで冷却されるようにしてもよい。
る半導体基板とを備えるバイポーラ・トランジスタであ
って、 （ａ） 半導体基板は与えられたドーパント濃度と第１
導電型の中間領域を有し、 （ｂ） 中間領域は半導体基板の陰極側表面に境を接
し、 （ｃ） 陰極側表面に境を接して少なくとも１つのゲー
ト領域が設けられ、このゲート領域は中間領域に境を接
しており、 （ｄ） ゲート領域は第２導電型であって中間領域より
高濃度にドープされ、 （ｅ） ゲート領域内にソース領域が陰極側表面に境を
接して設けられ、 （ｆ） ゲート電極は陰極側表面に形成された絶縁層の
上に置かれてゲート領域を覆い、 （ｇ） 半導体基板の陽極側表面と中間領域との間に、
中間領域よりも高濃度にドープされた第２導電型の陽極
領域が設けられ、 （ｈ） ゲート領域とソース領域との間に分路が設けら
れ、 （ｉ） 陽極側にアルミニウム層が設けられる バイポーラ・トランジスタの製造方法において、バイポ
ーラ・トランジスタの陰極側の完成後中間領域は所定の
逆電圧階級に対する中間電荷領域幅の約２〜３倍の厚さ
に形成され、半導体基板はアルミニウム・シリコン合金
が生じる温度に加熱され、次いで再結晶陽極領域が生じ
るまで冷却されるようにしてもよい。
図面を参照し実施例についてこの発明を更に詳細に説
明する。図面は本発明方法により製造されたバイポーラ
・トランジスタの断面を示す。
明する。図面は本発明方法により製造されたバイポーラ
・トランジスタの断面を示す。
図面に示したバイポーラ・トランジスタはｎ型ドープ
中間領域２を含む半導体基板１から構成される。中間領
域２のドーピング密度は１ないし２×1014cm-3である。
半導体基板１には陰極側表面３と陽極側表面４があり、
中間領域２は陰極側表面３にまで達している。この表面
に境を接して高濃度にｐ型ドープされたゲート領域５が
設けられる。ゲート領域５にはそれぞれ高濃度にｎ型ド
ープされたソース領域６が埋込まれている。ソース領域
６のドープ濃度はゲート領域５よりも高い。表面３の上
には絶縁層７が設けられ、絶縁層７の上に互いに並列接
続されたゲート電極８が載置されている。ゲート電極８
ばゲート領域５の表面３に接するチャネル領域11、すな
わちソース領域６と中間領域２の間にチャネルを形成す
べき部分を覆っている。ゲート電極８はもう一つの絶縁
層９により覆われている。絶縁層７および９には開口が
設けられ、この開口を介してソース領域６とゲート領域
５とが絶縁層９上にある金属層10により接触されてい
る。金属層10は好適にはアルミニウムから成る。領域
５、６の金属層10による接触は強い分路を示す。
中間領域２を含む半導体基板１から構成される。中間領
域２のドーピング密度は１ないし２×1014cm-3である。
半導体基板１には陰極側表面３と陽極側表面４があり、
中間領域２は陰極側表面３にまで達している。この表面
に境を接して高濃度にｐ型ドープされたゲート領域５が
設けられる。ゲート領域５にはそれぞれ高濃度にｎ型ド
ープされたソース領域６が埋込まれている。ソース領域
６のドープ濃度はゲート領域５よりも高い。表面３の上
には絶縁層７が設けられ、絶縁層７の上に互いに並列接
続されたゲート電極８が載置されている。ゲート電極８
ばゲート領域５の表面３に接するチャネル領域11、すな
わちソース領域６と中間領域２の間にチャネルを形成す
べき部分を覆っている。ゲート電極８はもう一つの絶縁
層９により覆われている。絶縁層７および９には開口が
設けられ、この開口を介してソース領域６とゲート領域
５とが絶縁層９上にある金属層10により接触されてい
る。金属層10は好適にはアルミニウムから成る。領域
５、６の金属層10による接触は強い分路を示す。
中間領域２と陽極側表面４との間には高濃度にｐ型ド
ープされた層15が設けられる。この層は金・シリコン共
融混合物から再結晶されたケイ化物であり陽極領域を形
成する。層15はドーパントとしてたとえばホウ素を含有
する。冷却および再結晶後に残存する金・シリコン共融
混合物14は陽極電極を形成する。層15は製造時の適当な
工程により極めて薄く、たとえば1/10μｍにすることが
できる。
ープされた層15が設けられる。この層は金・シリコン共
融混合物から再結晶されたケイ化物であり陽極領域を形
成する。層15はドーパントとしてたとえばホウ素を含有
する。冷却および再結晶後に残存する金・シリコン共融
混合物14は陽極電極を形成する。層15は製造時の適当な
工程により極めて薄く、たとえば1/10μｍにすることが
できる。
p+型ドープ薄層15により主として中間領域２に蓄積さ
れるキャリヤ蓄積電荷は急激に減少する。この場合蓄積
電荷は次式により第一近似的に与えられるという認識が
利用された。
れるキャリヤ蓄積電荷は急激に減少する。この場合蓄積
電荷は次式により第一近似的に与えられるという認識が
利用された。
ここでNAPは層15内の正味のアクセプタ濃度、NDNは中
間領域２の正味のドナー濃度、WPは層15の厚さ、Ｉは電
流、Dnは中間領域２の拡散濃度、ｑは素電荷、Ａは半導
体基板の面積である。定数Ｋは同様に次式により第一近
似的に求められる。
間領域２の正味のドナー濃度、WPは層15の厚さ、Ｉは電
流、Dnは中間領域２の拡散濃度、ｑは素電荷、Ａは半導
体基板の面積である。定数Ｋは同様に次式により第一近
似的に求められる。
値WPは蓄積電荷表示式中に線形で現れることは明らか
である。それと並んで蓄積電荷は正味のドーピング濃度
比にも関係する。この濃度比はバイポーラ・トランジス
タに満足すべき順方向特性を与えるように設定される。
である。それと並んで蓄積電荷は正味のドーピング濃度
比にも関係する。この濃度比はバイポーラ・トランジス
タに満足すべき順方向特性を与えるように設定される。
この発明のバイポーラ・トランジスタの有利な製造工
程は次の通りである。
程は次の通りである。
例えば厚さ600μｍのｎ型ドープウエーハに公知方式
によりゲート領域５とソース領域６を作る。絶縁層、ゲ
ート電極および金属層10の形成も電力MOSFETの製作に対
して公知の方法による。陰極側でトランジスタが完成し
た後半導体板の厚さを研磨、サンドブラスト等の方法に
より陰極側から減少させて所定の厚さとする。この厚さ
は予定された逆電圧（予じめ設定された逆方向において
耐え得べき電圧の大きさ）においての空間電荷領域幅
（例えば200ないし300μｍ）の２倍から３倍の間であ
る。続いて機械加工によって欠陥が生じた層をエッチン
グによって除去する。その際層の一部は加工によって生
じた欠陥が再結合中心として作用するから残しておくこ
とができる。次いで陽極側表面からドーパント例えばホ
ウ素を例えば面密度５×1014cm-2、エネルギー80keVで
注入する。ここで純金を陽極側表面に0.1μｍ厚さに析
出させる。続いてウエーハを例えば30分間400℃に加熱
すると、ホウ素イオンを含む金・シリコン共融混合物14
が作られる。充分な厚さの共融混合物14の形成後、半導
体デバイスを例えば10分の間に再冷却すると、領域２に
接してホウ素イオンが組込まれたシリコンの層15が再結
晶する。金・シリコン共融混合物14の残りは接触電極と
して使用される。この電極は支持体に例えば接着する
か、あるいはTiNiAgその他の金属層をとりつけた後ろう
付けすることができる。
によりゲート領域５とソース領域６を作る。絶縁層、ゲ
ート電極および金属層10の形成も電力MOSFETの製作に対
して公知の方法による。陰極側でトランジスタが完成し
た後半導体板の厚さを研磨、サンドブラスト等の方法に
より陰極側から減少させて所定の厚さとする。この厚さ
は予定された逆電圧（予じめ設定された逆方向において
耐え得べき電圧の大きさ）においての空間電荷領域幅
（例えば200ないし300μｍ）の２倍から３倍の間であ
る。続いて機械加工によって欠陥が生じた層をエッチン
グによって除去する。その際層の一部は加工によって生
じた欠陥が再結合中心として作用するから残しておくこ
とができる。次いで陽極側表面からドーパント例えばホ
ウ素を例えば面密度５×1014cm-2、エネルギー80keVで
注入する。ここで純金を陽極側表面に0.1μｍ厚さに析
出させる。続いてウエーハを例えば30分間400℃に加熱
すると、ホウ素イオンを含む金・シリコン共融混合物14
が作られる。充分な厚さの共融混合物14の形成後、半導
体デバイスを例えば10分の間に再冷却すると、領域２に
接してホウ素イオンが組込まれたシリコンの層15が再結
晶する。金・シリコン共融混合物14の残りは接触電極と
して使用される。この電極は支持体に例えば接着する
か、あるいはTiNiAgその他の金属層をとりつけた後ろう
付けすることができる。
金・シリコン共融混合物を通して合金化することによ
りドープ領域を作ることは公知である。純金に代わって
ゲルマニウム・金合金を使用することも可能である。更
に金と注入されたホウ素イオンとの代わりにアルミニウ
ム層を蒸着し、次いでこのアルミニウム層を公知方法に
より合金化することも可能である。しかしこの合金化
は、共融点温度が陰極側に設けられた構造を乱す可能性
のある温度以下にある金属又は合金と行うのが有利であ
る。この発明においては、通常アルミニウムから成る接
触層10が特に影響を受けやすい。金・シリコンの共融点
温度はこの接触層10が影響を受けるおそれのある温度以
下にある。
りドープ領域を作ることは公知である。純金に代わって
ゲルマニウム・金合金を使用することも可能である。更
に金と注入されたホウ素イオンとの代わりにアルミニウ
ム層を蒸着し、次いでこのアルミニウム層を公知方法に
より合金化することも可能である。しかしこの合金化
は、共融点温度が陰極側に設けられた構造を乱す可能性
のある温度以下にある金属又は合金と行うのが有利であ
る。この発明においては、通常アルミニウムから成る接
触層10が特に影響を受けやすい。金・シリコンの共融点
温度はこの接触層10が影響を受けるおそれのある温度以
下にある。
このようにして作られたバイポーラ・トランジスタを
使用すれば誘導負荷に対して電圧600V、負荷電流15Aに
おいて100ns以下のターンオフ時間が達成される。この
ターンオフ時間は通例通り電流が90％から10％まで低下
する時間として測定されたものである。
使用すれば誘導負荷に対して電圧600V、負荷電流15Aに
おいて100ns以下のターンオフ時間が達成される。この
ターンオフ時間は通例通り電流が90％から10％まで低下
する時間として測定されたものである。
この発明の別の利点は、半導体基板として高価なエピ
タキシイ盤を使用する必要なく廉価な半導体素材で足り
ることである。１ないし２×1014cm-3というドーピング
密度は、通常の帯域溶融法により基板に対して別のドー
ピング過程を追加することなく簡単に設定することがで
きる。
タキシイ盤を使用する必要なく廉価な半導体素材で足り
ることである。１ないし２×1014cm-3というドーピング
密度は、通常の帯域溶融法により基板に対して別のドー
ピング過程を追加することなく簡単に設定することがで
きる。
多数の並列接続されたゲート領域、ソース領域および
ゲート電極を備える実施例について以上説明したが、こ
の発明は単一のフィンガ形ゲート電極、ソース領域およ
びゲート電極を備えるトランジスタに応用することも可
能である。
ゲート電極を備える実施例について以上説明したが、こ
の発明は単一のフィンガ形ゲート電極、ソース領域およ
びゲート電極を備えるトランジスタに応用することも可
能である。
又金・シリコン共融混合物あるいはシリコンと共融体
を形成する金属を使用することは絶対に必要なものでは
ない。重要なのは再結晶層がドーパント原子を含むこと
である。
を形成する金属を使用することは絶対に必要なものでは
ない。重要なのは再結晶層がドーパント原子を含むこと
である。
図面はこの発明の実施例の断面を示す。 １……半導体基板 ２……中間領域 ３……陰極側表面 ４……陽極側表面 ５……ゲート領域 ６……ソース領域 ７……絶縁層 ８……ゲート電極 14……金・シリコン共融混合物 15……陽極領域
フロントページの続き (56)参考文献 特開 昭60−224269（ＪＰ，Ａ) 特開 昭58−34982（ＪＰ，Ａ) 特開 昭62−229820（ＪＰ，Ａ) 特開 昭50−34489（ＪＰ，Ａ)
Claims (2)
- 【請求項１】少なくとも１つの絶縁ゲート電極と、シリ
コンからなる半導体基板とを備えるバイポーラ・トラン
ジスタであって、 （ａ） 半導体基板（１）は与えられたドーパント濃度
と第１導電型の中間領域（２）を有し、 （ｂ） 中間領域（２）は半導体基板（１）の陰極側表
面（３）に境を接し、 （ｃ） 陰極側表面（３）に境を接して少なくとも１つ
のゲート領域（５）が設けられ、このゲート領域（５）
は中間領域（２）に境を接しており、 （ｄ） ゲート領域（５）は第２導電型であって中間領
域（２）より高濃度にドーピングされ、 （ｅ） ゲート領域（５）内にソース領域（６）が陰極
側表面（３）に境を接して設けられ、 （ｆ） ゲート電極（８）は陰極側表面（３）に形成さ
れた絶縁層（７）の上に置かれてゲート電極（５）を覆
い、 （ｇ） 半導体基板（１）の陽極側表面（４）と中間領
域（２）との間に、中間領域２）よりも高濃度にドープ
された厚さ1/10μｍ以下の第２導電型の陽極領域（15）
が設けられ、 （ｈ） ゲート電極（５）とソース領域（６）との間に
分路が設けられ、 （ｉ） 中間領域内の陽極側に第２導電型のドーパント
が注入され陽極側に金属層が設けられる バイポーラ・トランジスタの製造方法において、バイポ
ーラ・トランジスタの陰極側の完成後中間領域（２）は
所定の逆電圧に対する空間電荷領域幅の約２〜３倍の厚
さに形成され、次いでドーパントが注入され、ドーパン
トの注入後半導体基板はシリコンと金属層との合金が生
じる温度に加熱され、次いで半導体基板は第２導電型の
再結晶化された陽極領域（15）が生じるまで冷却される
ことを特徴とするバイポーラ・トランジスタの製造方
法。 - 【請求項２】金属層として金が用いられ、半導体基板は
金・シリコン共融混合物が生じる温度に加熱され、次い
で半導体基板は再結晶化された陽極領域（15）が生じる
まで冷却されることを特徴とする請求項１記載の製造方
法。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE3735642 | 1987-10-21 | ||
| DE3735642.9 | 1987-10-21 |
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|---|---|
| JPH01129463A JPH01129463A (ja) | 1989-05-22 |
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|---|---|---|---|
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| TWI415629B (zh) * | 2006-10-26 | 2013-11-21 | Otsuka Pharma Co Ltd | 含有瑞巴匹特之水性醫藥懸浮物及其製造方法 |
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| US4969028A (en) * | 1980-12-02 | 1990-11-06 | General Electric Company | Gate enhanced rectifier |
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
| JPS5834982A (ja) * | 1981-08-27 | 1983-03-01 | Toyo Electric Mfg Co Ltd | 高速ダイオ−ド |
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| US4816892A (en) * | 1982-02-03 | 1989-03-28 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
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| US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
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| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JPH07107924B2 (ja) * | 1986-03-31 | 1995-11-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0656890B2 (ja) * | 1986-09-24 | 1994-07-27 | 富士電機株式会社 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
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| EP0330122B1 (de) * | 1988-02-24 | 1995-10-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Bipolartransistors |
| US4969027A (en) * | 1988-07-18 | 1990-11-06 | General Electric Company | Power bipolar transistor device with integral antisaturation diode |
-
1988
- 1988-10-18 EP EP88117355A patent/EP0313000B1/de not_active Expired - Lifetime
- 1988-10-18 DE DE3856173T patent/DE3856173D1/de not_active Expired - Fee Related
- 1988-10-19 JP JP63265234A patent/JP2810067B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-16 US US07/598,572 patent/US5132766A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3856173D1 (de) | 1998-06-10 |
| US5132766A (en) | 1992-07-21 |
| EP0313000B1 (de) | 1998-05-06 |
| JPH01129463A (ja) | 1989-05-22 |
| EP0313000A1 (de) | 1989-04-26 |
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