JPS60224269A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPS60224269A JPS60224269A JP60064949A JP6494985A JPS60224269A JP S60224269 A JPS60224269 A JP S60224269A JP 60064949 A JP60064949 A JP 60064949A JP 6494985 A JP6494985 A JP 6494985A JP S60224269 A JPS60224269 A JP S60224269A
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- 239000000969 carrier Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 5
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- 238000009792 diffusion process Methods 0.000 claims description 3
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- 230000000737 periodic effect Effects 0.000 claims description 2
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- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
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- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体板内に第一導電型の第一領域があり
、この第一領域が半導体板の一つの表面に境を接し、第
一領域内に第二導電型のチャネル領域がブレーナ形に埋
め込まれ、このチャネル領域内に第一導電型のソース領
域がブレーナ形に埋め込まれ、チャネル領域とソース領
域が一つの分路を通して電気結合され、半導体板の別の
表面に第二導電型の第四領域が設けられ、第一領域は他
の領域に比べて低濃度にドー゛プされている半導体デバ
イスに関するものである。
、この第一領域が半導体板の一つの表面に境を接し、第
一領域内に第二導電型のチャネル領域がブレーナ形に埋
め込まれ、このチャネル領域内に第一導電型のソース領
域がブレーナ形に埋め込まれ、チャネル領域とソース領
域が一つの分路を通して電気結合され、半導体板の別の
表面に第二導電型の第四領域が設けられ、第一領域は他
の領域に比べて低濃度にドー゛プされている半導体デバ
イスに関するものである。
この種の半導体デバイスの一例は雑誌「エレクトロニク
プラクｉｙス（Ｅｌｅｋｔｒｏｎｉｋｐｒａｘｉｓ月第
６号（１９８３年６月）第８〜１２頁に発表されている
が、このデバイスは電界効果制御式のサイリスクとして
の構造を持っている。その二つの部分トランジスタの電
流増幅率はソース領域とチャネル領域を結ぶ分路によっ
て著しく低下しているから、このデバイスは広い範囲で
トランジスタとして動作する。三層構造のＭＯＳＦＥＴ
に比べて著しく低い通流抵抗Ｒ８ｎを持つが、固有の開
放時間延長現象が認められる。これはこのデバイスが阻
止電圧を受け入れるためには第四領域から中央領域に注
入されたキャリヤを消滅させなければならないことに基
（。
プラクｉｙス（Ｅｌｅｋｔｒｏｎｉｋｐｒａｘｉｓ月第
６号（１９８３年６月）第８〜１２頁に発表されている
が、このデバイスは電界効果制御式のサイリスクとして
の構造を持っている。その二つの部分トランジスタの電
流増幅率はソース領域とチャネル領域を結ぶ分路によっ
て著しく低下しているから、このデバイスは広い範囲で
トランジスタとして動作する。三層構造のＭＯＳＦＥＴ
に比べて著しく低い通流抵抗Ｒ８ｎを持つが、固有の開
放時間延長現象が認められる。これはこのデバイスが阻
止電圧を受け入れるためには第四領域から中央領域に注
入されたキャリヤを消滅させなければならないことに基
（。
この発明の目的は、冒頭に挙げた種類のデバイスを開放
時間延長現象が充分抑制されるように改良することであ
る。
時間延長現象が充分抑制されるように改良することであ
る。
この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによって達成される。
成とすることによって達成される。
図面を参照し実施例についてこの発明を更に詳細に説明
する。
する。
第２図に示した公知の半導体デバイスでは半導体の一部
に例えば低濃度にロドープされた第一領域１があり、そ
の一つの表面部分に反対導電型（ｐ型ンの第二領域２が
ブレーナ形に形成されている。
に例えば低濃度にロドープされた第一領域１があり、そ
の一つの表面部分に反対導電型（ｐ型ンの第二領域２が
ブレーナ形に形成されている。
この領域はデバイスのチャネル領域となるもので、その
表面部分に第一領域と同じ第一導電型の第三領域３がソ
ース領域としてブレーナ形に形成される。これらの領域
が設けられている半導体表面は絶縁層５によって少（と
も部分的に覆われる。この絶縁層の１にゲート電極６が
設けられ、半導体表面に現われているチャネル領域３の
部分と第一領域１の部分を覆う。第一領域１と半導体板
の反対側の表面との間には第二導電型（第二領域の導電
型）の第四領域４がある。これらの層の配列はソース領
域３から始まってｎ”ｐｎ ｐ＋とじて表わされる。領
域２と３には接点７が接触し、強力な分路全構成する。
表面部分に第一領域と同じ第一導電型の第三領域３がソ
ース領域としてブレーナ形に形成される。これらの領域
が設けられている半導体表面は絶縁層５によって少（と
も部分的に覆われる。この絶縁層の１にゲート電極６が
設けられ、半導体表面に現われているチャネル領域３の
部分と第一領域１の部分を覆う。第一領域１と半導体板
の反対側の表面との間には第二導電型（第二領域の導電
型）の第四領域４がある。これらの層の配列はソース領
域３から始まってｎ”ｐｎ ｐ＋とじて表わされる。領
域２と３には接点７が接触し、強力な分路全構成する。
接点７にソース・ドレン電圧＋ＵＤ を加えた後ゲート
電極端子Ｇに正のゲート電圧子ＵＱを加えると、半導体
デバイスを導通状態に移すことができる。ここで形成さ
れたチャネルはソース領域３とドレン領域ｌを低抵抗結
合するから、ドレン領域１の電位が低下し領域４からド
レン領域に正のキャリヤが注入される。従って領域１は
正と負のキャリヤで満たされ、デバイスの通流抵抗が低
下する。
電極端子Ｇに正のゲート電圧子ＵＱを加えると、半導体
デバイスを導通状態に移すことができる。ここで形成さ
れたチャネルはソース領域３とドレン領域ｌを低抵抗結
合するから、ドレン領域１の電位が低下し領域４からド
レン領域に正のキャリヤが注入される。従って領域１は
正と負のキャリヤで満たされ、デバイスの通流抵抗が低
下する。
半導体デバイスを開放するためにはゲート電圧を切る。
これによってソース領域３から領域１への負キャリヤの
流れが止まる。しかし領域１に貯えられているキャリヤ
を領域工から追い出さなければならない。正のキャリヤ
は領域ｌと２の間のｐｎ接合を通して接点７に流れ、負
のキャリヤは領域ｌと４の間のｐｎ接合を通して流れ出
す。同時に空間電荷領域８が形成され、降伏電圧におい
て領域１の大部分を占める。この場合第二領域２と第四
領域４の間の間隔ａは空間電荷領域８の厚さｂにほぼ等
しい。
流れが止まる。しかし領域１に貯えられているキャリヤ
を領域工から追い出さなければならない。正のキャリヤ
は領域ｌと２の間のｐｎ接合を通して接点７に流れ、負
のキャリヤは領域ｌと４の間のｐｎ接合を通して流れ出
す。同時に空間電荷領域８が形成され、降伏電圧におい
て領域１の大部分を占める。この場合第二領域２と第四
領域４の間の間隔ａは空間電荷領域８の厚さｂにほぼ等
しい。
キャリヤの排出中領域４は正孔を領域１に放出する。こ
れが第３図に示されている比較的長い開放時間ｔａを与
える。これに反して閉結時間ｔｅは、領域４からの正キ
ャリヤが閉結時には急速に高密度に達するため比較的短
時間である。
れが第３図に示されている比較的長い開放時間ｔａを与
える。これに反して閉結時間ｔｅは、領域４からの正キ
ャリヤが閉結時には急速に高密度に達するため比較的短
時間である。
この発明による半導体デバイスは第１図に示すように第
２図の公知デバイスに比べて著しく厚い低ドープ中間領
域１０を備えている。この中間領域は２と１の間のｐｎ
接合から計った空間電荷領域８の最大の厚さｂの少くと
も２倍の厚さである。
２図の公知デバイスに比べて著しく厚い低ドープ中間領
域１０を備えている。この中間領域は２と１の間のｐｎ
接合から計った空間電荷領域８の最大の厚さｂの少くと
も２倍の厚さである。
間隔ａは間隔すの２乃至１０倍とするのが目的にかなっ
ている。空間電荷領域８の最大厚さｂは階段接合に対す
る公知の公式により ｂ＝ε０ε１μＥｋρ で与えられる。ε０は真空誘電率、ε、は半導体材料の
比誘電率、μは領域１０内の多数キャリヤの移動度、Ｅ
ｋは半導体材料の臨界電界強度、ρは領域１０の比電気
抵抗である。降伏電圧ＵＢＤに対応する電圧が半導体に
加えられているとき空間電荷領域の拡がりの大きさはこ
の関係式から計算される。領域１０の厚さａが電圧ＵＢ
Ｄを印加したときの空間電荷領域の最大の拡がりの少く
とも２倍でなければならないことから、第二領域２と
−第四領域４の間の間隔ａは ａ≧２εｏεｒ／７Ｅｋρ でなければならない。この関係が満たされていると拡散
ｐｎ接合の場合にも正キャリヤの僅かの部分だけがソー
ス領域に達する。
ている。空間電荷領域８の最大厚さｂは階段接合に対す
る公知の公式により ｂ＝ε０ε１μＥｋρ で与えられる。ε０は真空誘電率、ε、は半導体材料の
比誘電率、μは領域１０内の多数キャリヤの移動度、Ｅ
ｋは半導体材料の臨界電界強度、ρは領域１０の比電気
抵抗である。降伏電圧ＵＢＤに対応する電圧が半導体に
加えられているとき空間電荷領域の拡がりの大きさはこ
の関係式から計算される。領域１０の厚さａが電圧ＵＢ
Ｄを印加したときの空間電荷領域の最大の拡がりの少く
とも２倍でなければならないことから、第二領域２と
−第四領域４の間の間隔ａは ａ≧２εｏεｒ／７Ｅｋρ でなければならない。この関係が満たされていると拡散
ｐｎ接合の場合にも正キャリヤの僅かの部分だけがソー
ス領域に達する。
半導体デバイスを閉結すると上述のように負キャリヤが
ソース領域３からドレイン領域１０に流れ込み、正キャ
リヤを第四領域１１から放出させる。この正キャリヤは
チャネル領域２に向って拡散しそこに集められる。中間
領域はキャリヤで満たされ半導体デバイスは導通する。
ソース領域３からドレイン領域１０に流れ込み、正キャ
リヤを第四領域１１から放出させる。この正キャリヤは
チャネル領域２に向って拡散しそこに集められる。中間
領域はキャリヤで満たされ半導体デバイスは導通する。
この場合領域ｌＯは高い伝導度になっているからデバイ
スの流通抵抗は低い。
スの流通抵抗は低い。
デバイスを開放する際にはチャネル領域２の表面の導通
路は急速に閉鎖され、電子流は急激に阻止される。領域
１１からの正キャリヤは領域１０の厚さが大で領域１１
と空部電荷領域８の間隔がその拡散長より著しく太きい
から、その小部分だけが空間電極領域８まで拡散し得る
。領域２と４の間の間隔ａはこの場合領域ｌＯ内の正キ
ャリヤの拡散長の２倍から１０倍とするのが目的にかな
っている。順方向電圧降下を余り大きくしないため比ｂ
：ａは１０より大きくしない方がよい。
路は急速に閉鎖され、電子流は急激に阻止される。領域
１１からの正キャリヤは領域１０の厚さが大で領域１１
と空部電荷領域８の間隔がその拡散長より著しく太きい
から、その小部分だけが空間電極領域８まで拡散し得る
。領域２と４の間の間隔ａはこの場合領域ｌＯ内の正キ
ャリヤの拡散長の２倍から１０倍とするのが目的にかな
っている。順方向電圧降下を余り大きくしないため比ｂ
：ａは１０より大きくしない方がよい。
空間電荷領域の形成に際して空間電荷領域内に蓄積され
ている正キャリヤ分だけが吸い出される。
ている正キャリヤ分だけが吸い出される。
しかしその量は蓄積されている少数キャリヤの全量に比
べて少ないから閉結時間を余り長くすることはない。こ
の状態は第４図に示されている。少数キャリヤが領域１
１から出てたどる長い道程に基き閉結時間が長くなるこ
とは欠点であるが、半導体デバイスが周期的のクロック
パルスで動作するときはこの欠点は重要ではない。第４
図に示すように閉結時間はパルス毎に短縮され、定常状
態では極めて短（なる。
べて少ないから閉結時間を余り長くすることはない。こ
の状態は第４図に示されている。少数キャリヤが領域１
１から出てたどる長い道程に基き閉結時間が長くなるこ
とは欠点であるが、半導体デバイスが周期的のクロック
パルスで動作するときはこの欠点は重要ではない。第４
図に示すように閉結時間はパルス毎に短縮され、定常状
態では極めて短（なる。
ドレン領域１０はその厚さ方向に一様にドープすること
ができる。しかし第１図に水平破線で示したようにドー
プ濃度を異にする二つの層１２と１３に分割することも
可能である。この場合領域１１に境を接する層１３の方
を高濃度にドープし、第二領域２の側にある層１２は低
濃度にドープする。これによって閉結過程の開始時には
通路抵抗が低く正キャリヤの流れの方が強（始まるとい
＼利点が得られる。層１２は例えば比抵抗５０Ω個、厚
さ６０μｍとし、層１３は１乃至５９備、２５〜６０μ
ｍとすることができる。
ができる。しかし第１図に水平破線で示したようにドー
プ濃度を異にする二つの層１２と１３に分割することも
可能である。この場合領域１１に境を接する層１３の方
を高濃度にドープし、第二領域２の側にある層１２は低
濃度にドープする。これによって閉結過程の開始時には
通路抵抗が低く正キャリヤの流れの方が強（始まるとい
＼利点が得られる。層１２は例えば比抵抗５０Ω個、厚
さ６０μｍとし、層１３は１乃至５９備、２５〜６０μ
ｍとすることができる。
逆耐電圧１０００Ｖの半導体デバイスの場合半導体全体
の厚さは例えばＱ、 ５ Ｉｍとなり、領域１１の厚さ
は例えば５μｍとなる。領域１０の比抵抗は一５０Ω傷
とすることができる。領域２は例えばイオン注入によっ
て作られ、厚さは約１〜３μｍである。これらの特性値
と寸法において開放時間ｔａ）ｔＯ，５μｓ以下である
ことが測定された。
の厚さは例えばＱ、 ５ Ｉｍとなり、領域１１の厚さ
は例えば５μｍとなる。領域１０の比抵抗は一５０Ω傷
とすることができる。領域２は例えばイオン注入によっ
て作られ、厚さは約１〜３μｍである。これらの特性値
と寸法において開放時間ｔａ）ｔＯ，５μｓ以下である
ことが測定された。
第１図はこの発明による半導体デバイス、第２図は従来
の電界効果制御型半導体デバイスの断面構造を示し、第
３図は従来の半導体デバイスの閉結開放時のドレン電圧
の時間経過、第４図はこの゛発明の半導体デバイスの閉
結開放時のドレン電圧の時間経過を示す。第１図におい
て ｌＯ：第一領域、 ２：第二領域、 ３：第三領域、
工１：第四領域、 ５：絶縁層、 ６：ゲート電極、
７：接点、 ８：空間電荷領域。
の電界効果制御型半導体デバイスの断面構造を示し、第
３図は従来の半導体デバイスの閉結開放時のドレン電圧
の時間経過、第４図はこの゛発明の半導体デバイスの閉
結開放時のドレン電圧の時間経過を示す。第１図におい
て ｌＯ：第一領域、 ２：第二領域、 ３：第三領域、
工１：第四領域、 ５：絶縁層、 ６：ゲート電極、
７：接点、 ８：空間電荷領域。
Claims (1)
- 【特許請求の範囲】 ｉ） 半導体板が第一導電型の第一領域（１）を含み、
この第一領域が半導体板の一つの表面に境を接し、第一
領域内に第二導電型のチャネル領域（２）がブレーナ形
に埋込まれ、このチャネル領域内に第一導電型のソース
領域（３）がプレーナ形に埋込まれ、チャネル領域（２
）とソース領域（３）が一つの分路（７ンによって電気
的に結合され、半導体板表面の別の部分には第二導電型
の第四領域（１１］が設けられ、第一領域＋１０）が他
の領域（２゜３．１）よりも低濃度にドープされている
半導体デバイスにおいて、第二領域（２）と第四領域（
１１ンの間の間隔（ａ）が第一領域（１０）内の少数キ
ャリヤの拡散長の少くとも２倍であり、第二領域（２）
と第四領域（１１）間の間隔（９）がα単位で ａ≧２ε。ε、μＥｋρ９ ε０：真空誘電率、εｒ二半導体材料の比誘電率。 μ：第−領域における多数キャリヤの移動度 Ｅｋ：半導体材料の臨界電界強度 ρ：第−領域の比電気抵抗 であることを特徴とする電界効果による制御可能の半導
体デバイス。 ２）間隔（ａ）がａ≦１０εｏｔｒｌＩＥｋρであるこ
とを特徴とする特許請求の範囲第１項記載の半導体デバ
イス。 ３）第一領域（ｌＯ）が導電型が同じでドーピング濃度
の異る二層［１２，１３）から成り、より高濃度にドー
プされている層（１３）が第四領域（１１）に境を接し
ていることを特徴とする特許請求の範囲第１項又は第２
項記載の半導体デバイス。 ４）周期的のクロックパルスで動作するスイツチとして
使用されることを特徴とする特許請求の範囲第１項乃至
第３項の一つに記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3411901 | 1984-03-30 | ||
| DE3411901.9 | 1984-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224269A true JPS60224269A (ja) | 1985-11-08 |
| JPH0646661B2 JPH0646661B2 (ja) | 1994-06-15 |
Family
ID=6232149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064949A Expired - Fee Related JPH0646661B2 (ja) | 1984-03-30 | 1985-03-28 | 半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0156022B1 (ja) |
| JP (1) | JPH0646661B2 (ja) |
| DE (1) | DE3478539D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129463A (ja) * | 1987-10-21 | 1989-05-22 | Siemens Ag | バイポーラ・トランジスタ |
| US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216315B2 (ja) * | 1993-04-02 | 2001-10-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942989B2 (ja) * | 1977-01-24 | 1984-10-18 | 株式会社日立製作所 | 高耐圧半導体素子およびその製造方法 |
| DE2835089A1 (de) * | 1978-08-10 | 1980-03-20 | Siemens Ag | Thyristor |
-
1984
- 1984-12-17 DE DE8484115616T patent/DE3478539D1/de not_active Expired
- 1984-12-17 EP EP84115616A patent/EP0156022B1/de not_active Expired
-
1985
- 1985-03-28 JP JP60064949A patent/JPH0646661B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129463A (ja) * | 1987-10-21 | 1989-05-22 | Siemens Ag | バイポーラ・トランジスタ |
| US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646661B2 (ja) | 1994-06-15 |
| EP0156022B1 (de) | 1989-05-31 |
| DE3478539D1 (en) | 1989-07-06 |
| EP0156022A2 (de) | 1985-10-02 |
| EP0156022A3 (en) | 1986-08-06 |
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