JPH01125999A - 半導体装置 - Google Patents

半導体装置

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JPH01125999A
JPH01125999A JP62286119A JP28611987A JPH01125999A JP H01125999 A JPH01125999 A JP H01125999A JP 62286119 A JP62286119 A JP 62286119A JP 28611987 A JP28611987 A JP 28611987A JP H01125999 A JPH01125999 A JP H01125999A
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JP
Japan
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semiconductor device
ceramic capacitor
insulating substrate
metallized layer
plate
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JP62286119A
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English (en)
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Shigemi Wakamatsu
若松　茂美
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NEC Corp
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に内部インピーダンス整
合回路付高周波トランジスタの半導体装置に関する。
〔従来の技術〕
最近の半導体装置の高周波化及び高電力化に伴い、放熱
特性のよい高周波トランジスタが話題となってきた。
一般に高周波用、特に電力増幅用のトランジスタは広帯
域性の確保、トランジスタチップの高利得の使用、外部
インピーダンス整合回路の簡略化等を目的として、トラ
ンジスタのパッケージ内部にインピーダンス整合回路を
設けている。
特にＩ　Ｇ　Ｈｚ以上の使用周波数においては、内部の
インピーダンスの整合回路用コンデンサとして低損失の
必要があるので簡単な構造である単板セラミックコンデ
ンサが用いられる。
この種の高周波トランジスタにおいては、単板セラミッ
クコンデンサの載置に二つの種顕の方法が用いられる。
第４図は従来の半導体装置の第１の例の断面図、第５図
は第４図の半導体装置の等価回路図である。
半導体装置は、金属放熱板４上の絶縁基板３の表面の一
部のメタライズ層Ｍ４にろう付されたトランジスタチッ
プＱと、他のメタライズ層Ｍ２上にろう付された単板セ
ラミックコンデンサＣＩと、トランジスタＱ及びコンデ
ンサＣ１の間を接続するリード線１２、と入及び出力リ
ードＬ＋及びＬｏを含んでいる。
金属放熱板４は接地電位点であり、メタライズ層Ｍ２．
ＭＳは絶縁基板４の側面メタライズ層３Ｍを介して接地
されている。
第６図は従来の半導体装置の第２の例の断面図である。
半導体装置は、金属放熱板４．と入力用、トランジスタ
用及び出力用の絶縁基板３＋　、３Ｑ及び３゜が第４図
の金属放熱板４及び絶縁基板３と異なる点以外は従来の
第１の例の半導体装置と同様である。
すなわち、単体セラミックコンデンサＣ，とリード°線
１３は、金属放熱板４１の凸部４゜上に直接ろう付され
ている。
金属放熱板４．の表面は、載置されるトランジスタＱや
単体セラミックコンデンサＣ！の開力距離を高周波特性
を改善するために短くかつ表面絶縁の理由から複数の凸
部を有している。
〔発明が解決しようとする問題点〕
第４図に示した従来の第１の例の半導体装置では、絶縁
基板３と単体セラミックコンデンサＣ１との熱膨張の差
で、セラミックコンデンサＣ！にクラックが発生するこ
とがある。
一般に異る材料の温度を変化すると第（１）式に示す熱
応力６が発生する。
・・・（１） ここで、ΔＴ：温度差、 α！、α２：それぞれの材料の線膨張率、Ｅｌ　ｒ　Ｅ
２　：それぞれの材料のヤング率、単板セラミック・コ
ンデンサの０１の線膨張率は２０Ｘ１０−６程度である
が、絶縁基板としてよく用いられるベリリアの線膨張率
α１は７．５×１０−６程度であるが、金錫あるいは金
シリコン系の共晶はんだを用いてろう付けする場合は、
ΔＴが２７５〜３８０℃に達するために線膨張率の差（
α１〜α２）が大きな熱応力となる。
ろう材を用いず銀ペースト等で比較的低温でセラミック
コンデンサＣ１を接着すればクラックは避けられるが、
高周波帯での損失が大きくなり、高周波トランジスタに
必要な利得が得にくくなる。
第６図に示した従来の第２の例の半導体装置では、金属
放熱板４１は例えば銅を２用いるのでその線膨張率は１
６．７Ｘ１０−６程度と単板セラミックコンデンサの２
０Ｘ１０−６に近いので接着時の熱ストレスは小さくク
ラックは生じない。
しかし、単板コンデンサＣ１とトランジスタチップＱは
、最適なインピーダンス整合回路を得るために接続用リ
ード線ｅ２の長さを短かくするなめにそれらの距離を近
づける必要があり、トランジスタ用絶縁基板３Ｑの大き
さには制限が生じる。
第７図は第６図の半導体装置の問題点を説明するなめに
示した絶縁基板とメタライズ層の断面模式図である。
トランジスタ用絶縁板３Ｑが十分に幅のとれない場合は
、トランジスタチップＱを載置したメタライズ層ＭＱか
らの熱流Ｈは左に拡散することができず、従って絶縁板
３Ｑの熱抵抗が大きくなり、トランジスタチップＱの温
度が上昇する。
上述した従来の第１の例の半導体装置は、絶縁板に単体
セラミックコンデンサを載置した場合の熱膨張係数差の
なめコンデンサにクラックが生じ信頼性が悪いという問
題があった。
また、第２の例の直接金属放熱板にコンデンサを載置し
た場合は、トランジスタチップの放熱が悪く温度が上る
ので、トランジスタの信頼性が低下するという問題があ
った。
本発明の目的は、信頼性と高周波特性のよい半導体装置
を提供することにある。
〔問題点を解決するための手段〕
本発明の半導体装置は、 （Ａ）　　上層のメタライズ層に半導体チップを載置し
た絶縁基板、 （Ｂ）　　前記絶縁基板の他のメタライズ層の表面に載
置され、前記絶縁基板よりも小さい金属板、 （Ｃ）　　前記半導体チップの電極とリード線を介して
接続し、前記金属板よりも小さく該金属板の表面に載置
された単体セラミックコンデンサ、 （Ｄ）　　前記絶縁基板を載置する金属放熱板、を含ん
で構成されている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第１実施例の断面図である。
半導体装置は、単体セラミックコンデンサＣよとメタラ
イズ層Ｍ２の間に銅板１が設けられている点が異る以外
は、第４図の従来の半導体装置と同一である。
絶縁基板３は１０１０Ｘ１０の大きさであり、単体セラ
ミックコンデンサＣ！は４×１市の大きさである。
二つの間に挿入された銅板の大きさは５×１゜５ＩＩＩ
ｍであり、銅とセラミックコンデンサの線膨張率の差は
約１６．５％で大差はなく温度差による熱応力は小さい
。
しかも、トランジスタチップＱの放熱は従来の第１の例
と同じに良好である。
第２図は本発明の第２の実施例の断面図、第３図は第２
図の半導体装置の等価回路図である。
第３図に示すように、二段構成のインピーダンス整合回
路として、半導体装置に第２の単体セラミックコンデン
サＣ２とリード線ｅ４が追加された点が異る以外は第１
図の第１の実施例と同一であり、効果も同一である。
上述した第１及び第２の実施例では入力のインピーダン
ス整合回路について説明したが、さらに出力のインピー
ダンス整合回路にも適用できる。
〔発明の効果〕
以上説明したように本発明は、単板セラミックコンデン
サを金属板を介して半導体チップと共に絶縁基板に搭載
することにより、信頼性と高周波特性のよい半導体装置
が得られる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は第２図の半導体装
置の等価回路図、第４図は従来の半導体装置の第１の例
の断面図、第５図は第４図の半導体装置の等価回路図、
第６図は従来の半導体装置の第２の例の断面図、第７図
は第６図の半導体装置の問題点を説明するために示した
絶縁基板とメタライズ層の断面模式図である １、２・・・銅板、３・・・絶縁基板、４・・・金属放
熱板、Ｃ１・・・単板セラミックコンデンサ、Ｑ・・・
トランジスタチップ、Ｃ２・・・リード線。

Claims (1)

  1. 【特許請求の範囲】 （Ａ）上層のメタライズ層に半導体チップを載置した絶
    縁基板、 （Ｂ）前記絶縁基板の他のメタライズ層の表面に載置さ
    れ、前記絶縁基板よりも小さ い金属板、 （Ｃ）前記半導体チップの電極とリード線を介して接続
    し、前記金属板よりも小さく 該金属板の表面に載置された単体セラミ ックコンデンサ、 （Ｄ）前記絶縁基板を載置する金属放熱板、を含むこと
    を特徴とする半導体装置。
JP62286119A 1987-11-11 1987-11-11 半導体装置 Pending JPH01125999A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method

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