JPH01119068A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01119068A JPH01119068A JP62276753A JP27675387A JPH01119068A JP H01119068 A JPH01119068 A JP H01119068A JP 62276753 A JP62276753 A JP 62276753A JP 27675387 A JP27675387 A JP 27675387A JP H01119068 A JPH01119068 A JP H01119068A
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- 239000010409 thin film Substances 0.000 title claims description 30
- 238000011156 evaluation Methods 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 30
- 239000010408 film Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005259 measurement Methods 0.000 abstract description 14
- 239000007772 electrode material Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 230000005685 electric field effect Effects 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
７トリツクス表示駆動方式の液晶表示パネル等に用いら
れる薄膜トランジスタに関し、実際の薄膜トランジスタ
におけるソース電極、またはドレイン電極とアモルファ
スシリコンからなる半導体層とのコンタクト抵抗を容易
に測定評価できることを目的とし、 絶縁性基板上にアモルファスシリコンからなる半導体層
及びゲート絶縁膜を挟んでソース電極及びドレイン電極
とゲート電極とを対向配置してなる薄膜トランジスタの
構造において、前記ソース電極、若しくはドレイン電極
の隣に評価用電極をゲート電極と対向して設けた構成と
する。
れる薄膜トランジスタに関し、実際の薄膜トランジスタ
におけるソース電極、またはドレイン電極とアモルファ
スシリコンからなる半導体層とのコンタクト抵抗を容易
に測定評価できることを目的とし、 絶縁性基板上にアモルファスシリコンからなる半導体層
及びゲート絶縁膜を挟んでソース電極及びドレイン電極
とゲート電極とを対向配置してなる薄膜トランジスタの
構造において、前記ソース電極、若しくはドレイン電極
の隣に評価用電極をゲート電極と対向して設けた構成と
する。
本発明はマトリックス表示駆動方式の液晶表示パネル等
に用いられる薄膜トランジスタ、特にソース電極、また
はドレイン電極とアモルファスシリコン膜とのコンタク
ト抵抗の測定を可能にした薄膜トランジスタに関するも
のである。
に用いられる薄膜トランジスタ、特にソース電極、また
はドレイン電極とアモルファスシリコン膜とのコンタク
ト抵抗の測定を可能にした薄膜トランジスタに関するも
のである。
マトリックス表示駆動方式の液晶表示パネル等に適用す
るアモルファスシリコン（ａ−３ｉ）の薄＋１９１−ラ
ンジスタ（ＴＰＴ）ではソース電極、またはドレイン電
極とアモルファスシリコン膜とのコンタクト抵抗を正確
に測定評価できる構造が必要とされている。
るアモルファスシリコン（ａ−３ｉ）の薄＋１９１−ラ
ンジスタ（ＴＰＴ）ではソース電極、またはドレイン電
極とアモルファスシリコン膜とのコンタクト抵抗を正確
に測定評価できる構造が必要とされている。
一般にアモルファスシリコン（ａ−Ｓｉ）の薄膜トラン
ジスタは第４図の要部断面図に示すように、例えば絶縁
性基板１上にソース電極２とドレイン電極３が配設され
、それらの基板１上にアモルファスシリコンからなる半
導体層４が設けられ、その半導体層４上に更にゲート絶
縁膜５を介してゲート電極６が設けられている。
ジスタは第４図の要部断面図に示すように、例えば絶縁
性基板１上にソース電極２とドレイン電極３が配設され
、それらの基板１上にアモルファスシリコンからなる半
導体層４が設けられ、その半導体層４上に更にゲート絶
縁膜５を介してゲート電極６が設けられている。
そしてこのような構成の薄膜トランジスタにおけるソー
ス電極２、またとドレイン電極３とアモルファスシリコ
ンからなる半導体層４とのコンタクト抵抗を測定評価す
る場合、ソース電極２とドレイン電極３間に一定電圧Ｖ
ｄを印加して、その画電極２．３に流れる電流■を測定
して前記コンタクト抵抗（Ｕ Ｒを算出する方法が用い
られている。
ス電極２、またとドレイン電極３とアモルファスシリコ
ンからなる半導体層４とのコンタクト抵抗を測定評価す
る場合、ソース電極２とドレイン電極３間に一定電圧Ｖ
ｄを印加して、その画電極２．３に流れる電流■を測定
して前記コンタクト抵抗（Ｕ Ｒを算出する方法が用い
られている。
ところが上記した構成の薄膜トランジスタにおいては、
ソース・ドレイン電極２，３とコンタクトがなされたア
モルファスシリコンの導電率σは１０−”（１／Ω・ｃ
ｍ）と極めて高ぐ、また離間して設けられたソース・ド
レイン電極２．３間の所謂、アモルファスシリコンの抵
抗値が１０１３Ωにもなるので、このソース・ドレイン
電極２．３間の間隔を成る程度狭くし、その上高入力イ
ンピーダンスの微小電圧計を用いてもコンタクト抵抗Ｒ
を正確に測定評価することは困難であった。
ソース・ドレイン電極２，３とコンタクトがなされたア
モルファスシリコンの導電率σは１０−”（１／Ω・ｃ
ｍ）と極めて高ぐ、また離間して設けられたソース・ド
レイン電極２．３間の所謂、アモルファスシリコンの抵
抗値が１０１３Ωにもなるので、このソース・ドレイン
電極２．３間の間隔を成る程度狭くし、その上高入力イ
ンピーダンスの微小電圧計を用いてもコンタクト抵抗Ｒ
を正確に測定評価することは困難であった。
そこで、例えば前記ソース・ドレイン電極２゜３と同様
な材質の二つの電極間に数千人の厚さのアモルファスシ
リコン層を介在させた１ナンドイツチ構造の測定試料を
形成し、この両電極間に一定電圧Ｖｄを印加してコンタ
クト抵抗Ｒを測定し、評価することも考えられるが、こ
のような測定構造は実際の薄膜トランジスタにおける測
定構造と異なるため、得られるコンタクト抵抗値も、該
薄膜トランジスタより得られる現実のコンタクト抵抗値
Ｒとは異なり、単に相対値が得られる程度で、信頼性に
乏しいといった問題があった。
な材質の二つの電極間に数千人の厚さのアモルファスシ
リコン層を介在させた１ナンドイツチ構造の測定試料を
形成し、この両電極間に一定電圧Ｖｄを印加してコンタ
クト抵抗Ｒを測定し、評価することも考えられるが、こ
のような測定構造は実際の薄膜トランジスタにおける測
定構造と異なるため、得られるコンタクト抵抗値も、該
薄膜トランジスタより得られる現実のコンタクト抵抗値
Ｒとは異なり、単に相対値が得られる程度で、信頼性に
乏しいといった問題があった。
本発明は上記従来の問題点に鑑み、実際の薄膜トランジ
スタにおけるソース電極、またはドレイン電極とアモル
ファスシリコンからなる半導体層とのコンタクト抵抗を
容易に測定評価できる新規な薄膜トランジスタを堤供す
ることを目的とするものである。
スタにおけるソース電極、またはドレイン電極とアモル
ファスシリコンからなる半導体層とのコンタクト抵抗を
容易に測定評価できる新規な薄膜トランジスタを堤供す
ることを目的とするものである。
本発明は上記した目的を達成するため、絶縁性基板上に
アモルファスシリコンからなる半導体層及びゲート絶縁
膜を挟んでソース電極及びドレイン電極とゲート電極と
を対向配置してなる薄膜トランジスタの構造における前
記ソース電極、若しくはドレイン電極の隣に評価用電極
をゲート電極と対向して配設した構成とする。
アモルファスシリコンからなる半導体層及びゲート絶縁
膜を挟んでソース電極及びドレイン電極とゲート電極と
を対向配置してなる薄膜トランジスタの構造における前
記ソース電極、若しくはドレイン電極の隣に評価用電極
をゲート電極と対向して配設した構成とする。
本発明の薄膜トランジスタにおける、例えばソース電極
とアモルファスシリコンからなる半導体層とのコンタク
ト抵抗を測定する場合、該ソース電極に電流計を、また
評価用電極に高入力インピーダンス（１０”Ω以上）の
微小電圧計を接続する。
とアモルファスシリコンからなる半導体層とのコンタク
ト抵抗を測定する場合、該ソース電極に電流計を、また
評価用電極に高入力インピーダンス（１０”Ω以上）の
微小電圧計を接続する。
そして前記ソース電極及び評価用電極とゲート電極間に
所定電圧を印加することにより、電界効果によってソー
ス・ドレイン電極間上及びソース電極と評価用電極間上
のアモルファスシリコンからなる半導体層のゲート絶縁
膜と接する領域に、チャネル（電子伝導部）が形成され
る。従って、このチャネルを介してドレイン電極からソ
ース電極へ電流が流れ、その電流値■は該ソース電極に
接続された電流計によって測定される。
所定電圧を印加することにより、電界効果によってソー
ス・ドレイン電極間上及びソース電極と評価用電極間上
のアモルファスシリコンからなる半導体層のゲート絶縁
膜と接する領域に、チャネル（電子伝導部）が形成され
る。従って、このチャネルを介してドレイン電極からソ
ース電極へ電流が流れ、その電流値■は該ソース電極に
接続された電流計によって測定される。
一方、その時のソース電極上のアモルファスシリコンか
らなる半導体層の電位を評価用電極に接続された高入力
インピーダンス（１０”Ω以上）の微小電圧計により測
定し、その電圧測定値■（ソース電極と前記半導体層と
のコンタクト抵抗により降下する電圧値に等しい）と前
記電流計によって測定される電流値Ｉにより、ソース電
極とアモルファスシリコンからなる半導体層とのコンタ
クト抵抗Ｒを容易に算出することができる。
らなる半導体層の電位を評価用電極に接続された高入力
インピーダンス（１０”Ω以上）の微小電圧計により測
定し、その電圧測定値■（ソース電極と前記半導体層と
のコンタクト抵抗により降下する電圧値に等しい）と前
記電流計によって測定される電流値Ｉにより、ソース電
極とアモルファスシリコンからなる半導体層とのコンタ
クト抵抗Ｒを容易に算出することができる。
以下図面を用いて本発明の実施例について詳細に説明す
る。
る。
第１図は本発明に係る薄膜トランジスタの一実施例を示
す構成図である。
す構成図である。
図において、１１は絶縁性基板であり、該絶縁性基板１
１上にソース電極１２とドレイン電極１３、及びそのソ
ース電極１２を中心として該ドレイン電極１３とは反対
側の位置に、該ソース電極１２と同電極材料による評価
用電極１４が配設されている。
１上にソース電極１２とドレイン電極１３、及びそのソ
ース電極１２を中心として該ドレイン電極１３とは反対
側の位置に、該ソース電極１２と同電極材料による評価
用電極１４が配設されている。
またこれらの各電極１２．１３及び１４が配設された基
板１上には、アモルファスシリコンからなる半導体層１
５が設けられ、更に該半導体層１５上にゲート絶縁膜１
６を介してゲート電極１７が設けられている。なお、こ
の評価用の薄膜トランジスタは実用の薄膜トランジスタ
群と同時に同じ基板１１上に形成される。
板１上には、アモルファスシリコンからなる半導体層１
５が設けられ、更に該半導体層１５上にゲート絶縁膜１
６を介してゲート電極１７が設けられている。なお、こ
の評価用の薄膜トランジスタは実用の薄膜トランジスタ
群と同時に同じ基板１１上に形成される。
そしてこのような構成の薄膜トランジスタにおけるソー
ス電極１２とアモルファスシリコンからなる半導体層１
５とのコンタクト抵抗を測定するに際しては、ソース電
極１２に電流計２１を、また評価用電極１４には高入力
インピーダンス（１０′３Ω以上）の微小電圧計２２を
それぞれ接続し、前記ドレイン電極１２及びゲート電極
１７にそれぞれ所定の電圧Ｖｄ、 Ｖｇを印加して当該
薄膜トランジスタを動作状態にする。
ス電極１２とアモルファスシリコンからなる半導体層１
５とのコンタクト抵抗を測定するに際しては、ソース電
極１２に電流計２１を、また評価用電極１４には高入力
インピーダンス（１０′３Ω以上）の微小電圧計２２を
それぞれ接続し、前記ドレイン電極１２及びゲート電極
１７にそれぞれ所定の電圧Ｖｄ、 Ｖｇを印加して当該
薄膜トランジスタを動作状態にする。
かくすれば、この時の電界効果によってソース・ドレイ
ン電極１２．１３間上及びソース電極１２と評価用電極
１４間上のアモルファスシリコンからなる半導体層１５
のゲート絶縁膜１６と接する領域に、低抵抗なチャネル
（電子伝導部）１Ｂが形成され、矢印で示すように該ド
レイン電極１３から該チャネル１８を介してソース電極
１２へ電流が流れるので、前記ソース電極１２に接続さ
れた電流計２１によりその電流値Ｉが測定できる。
ン電極１２．１３間上及びソース電極１２と評価用電極
１４間上のアモルファスシリコンからなる半導体層１５
のゲート絶縁膜１６と接する領域に、低抵抗なチャネル
（電子伝導部）１Ｂが形成され、矢印で示すように該ド
レイン電極１３から該チャネル１８を介してソース電極
１２へ電流が流れるので、前記ソース電極１２に接続さ
れた電流計２１によりその電流値Ｉが測定できる。
一方、この際にソース電極１２上でのアモルファスシリ
コンからなる半導体層１５に生じる電位は、評価用電極
１４に接続された高入力インピーダンス（１０”Ω以上
）の微小電圧計２２により測定される。
コンからなる半導体層１５に生じる電位は、評価用電極
１４に接続された高入力インピーダンス（１０”Ω以上
）の微小電圧計２２により測定される。
この電圧測定値Ｖはソース電極１２と前記半導体層１５
とのコンタクト抵抗により降下する電圧値に等しく、該
電圧測定値■を前記電流計２１によって測定される電流
値Ｉで除算することにより、容易にソース電極１２とア
モルファスシリコンからなる半導体層１５とのコンタク
ト抵抗Ｒを求めることができ、その評価を行うことが可
能となる。
とのコンタクト抵抗により降下する電圧値に等しく、該
電圧測定値■を前記電流計２１によって測定される電流
値Ｉで除算することにより、容易にソース電極１２とア
モルファスシリコンからなる半導体層１５とのコンタク
ト抵抗Ｒを求めることができ、その評価を行うことが可
能となる。
第２図は上記した薄膜トランジスタの構成と測定系を等
価回路で示すもので、Ｒ，はドレイン電極１３と半導体
層１５とのコンタクト抵抗、Ｒ３はソース電極１２と半
導体［１５とのコンタクト抵抗、Ｒ３は評価用電極１４
と半導体層１５とのコンタクト抵抗、またＲ２及びＲ４
は前記電界効果によりソース・ドレイン電極１２．１３
間上及びソース・評価用電極１２．１４間上の半導体層
１５中に形成されるチャネル１８ａの抵抗及びチャネル
１８ｂの抵抗である。
価回路で示すもので、Ｒ，はドレイン電極１３と半導体
層１５とのコンタクト抵抗、Ｒ３はソース電極１２と半
導体［１５とのコンタクト抵抗、Ｒ３は評価用電極１４
と半導体層１５とのコンタクト抵抗、またＲ２及びＲ４
は前記電界効果によりソース・ドレイン電極１２．１３
間上及びソース・評価用電極１２．１４間上の半導体層
１５中に形成されるチャネル１８ａの抵抗及びチャネル
１８ｂの抵抗である。
前記Ｒ２及びＲ４はおよそ１０”Ω程度、Ｒ５はおよそ
１０６Ω程度とすると、ドレイン電極１３に所定の電圧
Ｖｄを印加した場合、該Ｒ４及びＲ２での電圧降下はせ
いぜい１０−’Ｖ程度であり、この値は無視できる。
１０６Ω程度とすると、ドレイン電極１３に所定の電圧
Ｖｄを印加した場合、該Ｒ４及びＲ２での電圧降下はせ
いぜい１０−’Ｖ程度であり、この値は無視できる。
従って、ソース電極１２上の半導体層１５の電位Ｐは高
入力インピーダンス（１０”Ω以上）の微小電圧計２２
により正確に測定することができる。
入力インピーダンス（１０”Ω以上）の微小電圧計２２
により正確に測定することができる。
更に、第３図はソース・ドレイン電極１２．１３の表面
に生じるｎａｔｉｖｅ ｏｘｉｄｅを除去する表面処理
を行わずに製作された薄膜トランジスタ （以下評価試
料１と称する）と、ソース・ドレイン電極１２゜１３の
表面に生じるｎａｔｉｖｅ ｏｘｉｄｅを除去する表面
処理を行って製作された各薄膜トランジスタ （以下評
価試料２と称する）、即ちソース・ドレイン電極の表面
処理の有無のみをパラメータとし、かつ評価用電極を有
する評価試料１と評価試料２とを形成し、前記した測定
法によりソース電極と半導体層とのコンタクト抵抗を測
定した結果を示すもので、これらの評価試料１及び２で
は、それぞれのゲート電極とドレイン電極に所定電圧を
印加すると、電流値■の増加に従って評価用電極に接続
された微少電圧計での電流値も増加するが、１０−６へ
の電流値Ｉを基準として両評価試料１及び２の電圧値■
を比較すると、同図において評価試料１では曲線ａで示
されるように１．４５Ｖ、また評価試料２では曲線すで
示されるように２．４８Ｖの各電圧値が得られており、
ソース・ドレイン電極表面に生じたｎａｔｉｖｅ ｏｘ
ｉｄｅを除去せずに形成した評価試料１では明らかに該
ｎａＬｉνｅ ｏｘｉｄｅによりソース・ドレイン電極
とアモルファスシリコンからなる半導体層とのコンタク
ト抵抗が増加していることが確認できる。
に生じるｎａｔｉｖｅ ｏｘｉｄｅを除去する表面処理
を行わずに製作された薄膜トランジスタ （以下評価試
料１と称する）と、ソース・ドレイン電極１２゜１３の
表面に生じるｎａｔｉｖｅ ｏｘｉｄｅを除去する表面
処理を行って製作された各薄膜トランジスタ （以下評
価試料２と称する）、即ちソース・ドレイン電極の表面
処理の有無のみをパラメータとし、かつ評価用電極を有
する評価試料１と評価試料２とを形成し、前記した測定
法によりソース電極と半導体層とのコンタクト抵抗を測
定した結果を示すもので、これらの評価試料１及び２で
は、それぞれのゲート電極とドレイン電極に所定電圧を
印加すると、電流値■の増加に従って評価用電極に接続
された微少電圧計での電流値も増加するが、１０−６へ
の電流値Ｉを基準として両評価試料１及び２の電圧値■
を比較すると、同図において評価試料１では曲線ａで示
されるように１．４５Ｖ、また評価試料２では曲線すで
示されるように２．４８Ｖの各電圧値が得られており、
ソース・ドレイン電極表面に生じたｎａｔｉｖｅ ｏｘ
ｉｄｅを除去せずに形成した評価試料１では明らかに該
ｎａＬｉνｅ ｏｘｉｄｅによりソース・ドレイン電極
とアモルファスシリコンからなる半導体層とのコンタク
ト抵抗が増加していることが確認できる。
なお、以上の実施例では、評価用電極をソース電極を中
心にしてドレイン電極とは反対側の位置に配設し、該ソ
ース電極と半導体層とのコンタクト抵抗を測定する構造
とした場合の例について説明したが、例えば評価用電極
をドレイン電極を中心にしてソース電極とは反対側の位
置に配設し、ドレイン電極と半導体層とのコンタクト抵
抗を測定する構造とすることもできる。
心にしてドレイン電極とは反対側の位置に配設し、該ソ
ース電極と半導体層とのコンタクト抵抗を測定する構造
とした場合の例について説明したが、例えば評価用電極
をドレイン電極を中心にしてソース電極とは反対側の位
置に配設し、ドレイン電極と半導体層とのコンタクト抵
抗を測定する構造とすることもできる。
またソース電極に接続された電流計により測定された電
流値■と、評価用電極に接続された微小電圧計により測
定された電圧値■に基づいてソース電極のコンタクト抵
抗Ｒを算出して評価する例について説明したが、本発明
はこの例に限定されるものではなく、例えば評価用電極
に接続された微小電圧計により測定された電圧値■をド
レイン印加電圧Ｖｄから減することにより、ドレイン電
極のコンタクト抵抗を評価することもできる。
流値■と、評価用電極に接続された微小電圧計により測
定された電圧値■に基づいてソース電極のコンタクト抵
抗Ｒを算出して評価する例について説明したが、本発明
はこの例に限定されるものではなく、例えば評価用電極
に接続された微小電圧計により測定された電圧値■をド
レイン印加電圧Ｖｄから減することにより、ドレイン電
極のコンタクト抵抗を評価することもできる。
以上の説明から明らかなように、本発明に係る薄膜トラ
ンジスタによれば、ソース・ドレイン電極とアモルファ
スシリコンからなる半導体層とのコンタクト状態による
電圧降下が測定できるので、そのコンタクト抵抗値を正
確に求めることが可能となり、容易に評価することがで
きる優れた利点を有する。
ンジスタによれば、ソース・ドレイン電極とアモルファ
スシリコンからなる半導体層とのコンタクト状態による
電圧降下が測定できるので、そのコンタクト抵抗値を正
確に求めることが可能となり、容易に評価することがで
きる優れた利点を有する。
従って、アモルファスシリコンからなる半導体層を用い
た薄膜Ｉ・ランジスタマトリックス構造等に適用して同
様な評価が実現でき、実用上、顕著なる効果を奏する。
た薄膜Ｉ・ランジスタマトリックス構造等に適用して同
様な評価が実現でき、実用上、顕著なる効果を奏する。
第１図は本発明に係る薄膜トランジスタの構造及びソー
ス電極のコンタクト抵抗測定 を説明する構成図、 第２図は本発明に係る薄膜トランジスタにおけるソース
電極のコンタクト抵抗の測定 を説明する等価回路図、 第３図は本発明に係る薄膜トランジスタによるソース電
極のコンタクト抵抗の測定例 を示す図、 第４図は従来の薄膜トランジスタにおけるソース・ドレ
イン電極のコンタクト抵抗測 定を説明する構成図である。 第１図及び第２図において、 １１は絶縁性基板、１２はソース電極、１３はドレイン
電極、１４は評価用電極、１５は半導体層、１６はゲー
ト絶縁膜、１７はゲート電極、１８ａ、 １８ｂはチャ
ネル、２１は電流計、２２は微小電圧計、Ｒ９はドレイ
ン電極のコンタクト抵抗、Ｒ２はソース・ドレイン電極
間のチャネル抵抗、Ｒ３はソース電極のコンタクト抵抗
、Ｒ４はソース・評価用電極間のチャネル抵抗、Ｒ６は
評価用電極のコンタクト抵抗をそれぞれ示す。 滲イとｇ小講遁野隻σンー又ｆ極４］〉り７ト障５抗パ
勺足琶ｔヒ４Ｌ０才訴へ゛Ｇ〕第１図 オ→答明のソース壷フ叡−コ〉り７トメＱ九麿Ｊ定１７
１ ｇ刀す疼葎り反目各Ｇ］−一÷ 徴りｔ斤低（Ｖ） ｐ’Ｊ（ｓ’／−ズｔＱ／ｌ］；９７ トｔｔ’ｓ＆；
＃’１ｆ４ｆ：ＩＧ”４１ｍ第３図
ス電極のコンタクト抵抗測定 を説明する構成図、 第２図は本発明に係る薄膜トランジスタにおけるソース
電極のコンタクト抵抗の測定 を説明する等価回路図、 第３図は本発明に係る薄膜トランジスタによるソース電
極のコンタクト抵抗の測定例 を示す図、 第４図は従来の薄膜トランジスタにおけるソース・ドレ
イン電極のコンタクト抵抗測 定を説明する構成図である。 第１図及び第２図において、 １１は絶縁性基板、１２はソース電極、１３はドレイン
電極、１４は評価用電極、１５は半導体層、１６はゲー
ト絶縁膜、１７はゲート電極、１８ａ、 １８ｂはチャ
ネル、２１は電流計、２２は微小電圧計、Ｒ９はドレイ
ン電極のコンタクト抵抗、Ｒ２はソース・ドレイン電極
間のチャネル抵抗、Ｒ３はソース電極のコンタクト抵抗
、Ｒ４はソース・評価用電極間のチャネル抵抗、Ｒ６は
評価用電極のコンタクト抵抗をそれぞれ示す。 滲イとｇ小講遁野隻σンー又ｆ極４］〉り７ト障５抗パ
勺足琶ｔヒ４Ｌ０才訴へ゛Ｇ〕第１図 オ→答明のソース壷フ叡−コ〉り７トメＱ九麿Ｊ定１７
１ ｇ刀す疼葎り反目各Ｇ］−一÷ 徴りｔ斤低（Ｖ） ｐ’Ｊ（ｓ’／−ズｔＱ／ｌ］；９７ トｔｔ’ｓ＆；
＃’１ｆ４ｆ：ＩＧ”４１ｍ第３図
Claims (1)
- 【特許請求の範囲】 絶縁性基板（１１）上にアモルファスシリコンからな
る半導体層（１５）及びゲート絶縁膜（１６）を挟んで
、ソース電極（１２）及びドレイン電極（１３）とゲー
ト電極（１７）とを対向配置してなる薄膜トランジスタ
の構造において、 上記ソース電極（１２）、若しくはドレイン電極（１３
の隣に評価用電極（１４）をゲート電極（１７）と対向
して配設したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276753A JPH01119068A (ja) | 1987-10-30 | 1987-10-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276753A JPH01119068A (ja) | 1987-10-30 | 1987-10-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119068A true JPH01119068A (ja) | 1989-05-11 |
Family
ID=17573862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276753A Pending JPH01119068A (ja) | 1987-10-30 | 1987-10-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015073094A (ja) * | 2013-09-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | コンタクト抵抗測定パターンおよび半導体装置 |
| WO2015085658A1 (zh) * | 2013-12-13 | 2015-06-18 | 深圳市华星光电技术有限公司 | 一种tft电性量测方法及装置 |
| WO2020087581A1 (zh) * | 2018-10-31 | 2020-05-07 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管结构及沟道电阻和接触电阻的测量方法 |
-
1987
- 1987-10-30 JP JP62276753A patent/JPH01119068A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015073094A (ja) * | 2013-09-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | コンタクト抵抗測定パターンおよび半導体装置 |
| WO2015085658A1 (zh) * | 2013-12-13 | 2015-06-18 | 深圳市华星光电技术有限公司 | 一种tft电性量测方法及装置 |
| WO2020087581A1 (zh) * | 2018-10-31 | 2020-05-07 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管结构及沟道电阻和接触电阻的测量方法 |
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