CN110335560A - 阵列基板、显示面板以及阵列基板的电性测试方法 - Google Patents
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Abstract
本发明公开了一种阵列基板、显示面板以及阵列基板的电性测试方法，阵列基板具有显示区域和位于显示区域外周侧的非显示区域，阵列基板包括设置在非显示区域的测试组件，测试组件包括：测试晶体管，包括多个待测电极，多个待测电极包括源极、漏极及栅极；晶体管测试垫，每个待测电极与对应的晶体管测试垫电连接；以及至少一个电阻测试垫，每个电阻测试垫与多个待测电极中的任一待测电极对应电连接，其中，电阻测试垫与对应的待测电极及对应的待测电极所连的晶体管测试垫共同形成第一测试支路。本发明实施例提供的阵列基板、显示面板以及阵列基板的电性测试方法，能够对测试晶体管特性的测试数据进行更准确的分析。
Description
技术领域
本发明涉及显示领域，具体涉及一种阵列基板、显示面板以及阵列基板的电性测试方法。
背景技术
随着显示装置的广泛使用，例如机发光二极管显示装置(Organic LightEmitting Display，OLED)、液晶显示装置(Liquid Crystal Display，LCD)的普及，人们对显示装置的要求越来越高。
目前在显示装置的生产过程中，晶体管(Thin Film Transistor，TFT)作为显示装置的关键部件，如果能够对晶体管的特性进行测试并对测试进行准确地分析，对判断显示装置是否存在缺陷、掌握显示装置的使用寿命等方面将会存在积极作用。
发明内容
本发明提供一种阵列基板、显示面板以及阵列基板的电性测试方法，旨在能够对测试晶体管特性的测试数据进行更准确的分析。
第一方面，根据本发明实施例提出了一种阵列基板，阵列基板具有显示区域和位于显示区域外周侧的非显示区域，阵列基板包括设置在非显示区域的测试组件，测试组件包括：测试晶体管，包括多个待测电极，多个待测电极包括源极、漏极及栅极；晶体管测试垫，每个待测电极与对应的晶体管测试垫电连接；以及至少一个电阻测试垫，每个电阻测试垫与多个待测电极中的任一待测电极对应电连接，其中，电阻测试垫与对应的待测电极及对应的待测电极所连的晶体管测试垫共同形成第一测试支路。
根据本发明实施例的第一个方面，沿阵列基板的厚度方向，晶体管测试垫和电阻测试垫同层设置且均设置在测试晶体管上方，晶体管测试垫与对应待测电极之间设置有第一过孔，电阻测试垫与对应待测电极之间设置有第二过孔；其中，在平行于阵列基板的平面方向上，第一过孔与第二过孔间隔设置。
根据本发明实施例的第一个方面，栅极、源极和漏极分别电连接有一个电阻测试垫。
根据本发明实施例的第一个方面，测试组件进一步包括引线；晶体管测试垫通过引线与对应的待测电极电连接；和/或，电阻测试垫通过引线与对应的待测电极电连接。
根据本发明实施例的第一个方面，阵列基板进一步包括设置于显示区域的晶体管，测试晶体管与晶体管结构相同。
根据本发明实施例的第一个方面，测试组件进一步包括：辅助测试垫，多个待测电极中的至少一者对应电连接有至少两个辅助测试垫，在平行于阵列基板的平面方向上，辅助测试垫与晶体管测试垫间隔设置；其中，辅助测试垫与对应的待测电极共同形成第二测试支路；可选的，测试组件进一步包括辅助引线，辅助测试垫通过辅助引线与对应的待测电极电连接。
根据本发明实施例的第一个方面，沿阵列基板的厚度方向上，辅助测试垫设置在测试晶体管上方，辅助测试垫与待测电极之间设置有第三过孔；可选的，晶体管包括第四过孔，第三过孔的尺寸大于第四过孔的尺寸。
第二方面，根据本发明实施例提出了一种显示面板，包括：上述的阵列基板。
第三方面，根据本发明实施例提出了一种阵列基板的电性测试方法，阵列基板包括设置在非显示区域的测试组件，测试组件包括：测试晶体管、晶体管测试垫和至少一个电阻测试垫，测试晶体管包括多个待测电极，每个待测电极与对应的晶体管测试垫电连接，每个电阻测试垫与多个待测电极中的任一待测电极对应电连接，其中，电阻测试垫与对应的待测电极及对应的待测电极所连的晶体管测试垫共同形成第一测试支路，阵列基板的电性测试方法包括：对测试晶体管的电阻信息进行测试，对第一测试支路中的电阻测试垫和晶体管测试垫输入电信号，得到第一测试支路中的待测电极的第一电阻测试信息；对测试晶体管特性进行测试，对与每个待测电极对应电连接的晶体管测试垫输入电信号，以得到与晶体管测试垫电连接的测试晶体管的测试晶体管特性信息。
根据本发明实施例的第三个方面，测试组件进一步包括：辅助测试垫，多个待测电极中的至少一者对应电连接有至少两个辅助测试垫，在平行于阵列基板的平面方向上，辅助测试垫与测试垫间隔设置，辅助测试垫与对应的待测电极共同形成第二测试支路；阵列基板的电性测试方法还包括：对第二测试支路进行测试，对第二测试支路中的两个辅助测试垫输入电信号，得到第二测试支路中的待测电极的第二电阻测试信息。
根据本发明实施例提供的阵列基板，在非显示区域设置有测试组件，该测试组件包括测试晶体管、晶体管测试垫和至少一个电阻测试垫，每个晶体管测试垫与测试晶体管中的多个待测电极电连接，通过外部测试电路与晶体管测试垫电连接，能够对测试晶体管特性进行测试，进一步的，更便于对阵列基板上显示区域的晶体管的特性，例如是否存在缺陷等方面进行研究。
测试组件中的每个电阻测试垫与测试晶体管中的多个待测电极中的其中任一对应电连接，且电阻测试垫与对应的待测电极及对应的待测电极所连的晶体管测试垫共同形成第一测试支路。通过将第一测试支路连接至外部测试电路中时，可以利用第一测试支路测试出与电阻测试垫对应的待测电极的电阻特性。由于待测电极的电阻特性能够影响对应的测试晶体管特性，通过对待测电极的电阻特性进行测试能够使得对应的测试晶体管特性的测试更加准确，例如，在对测试晶体管特性的测试过程中，当测试数据发生异常时，如果对应的待测电极的电阻特性是正常的，则可以排除待测电极的电阻对测试晶体管特性的影响，从而能够对测试晶体管特性的测试数据进行更准确的分析。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1是本发明一个实施例的阵列基板的结构示意图；
图2是本发明一个实施例的晶体管的结构示意图；
图3是本发明一个实施例的测试组件的结构示意图；
图4是图3中B-B处的截面示意图；
图5是本发明另一个实施例的测试组件的结构示意图；
图6是图5中C-C处的截面示意图；
图7是本发明一个实施例的阵列基板的电性测试方法的流程图；
图8是本发明另一个实施例的阵列基板的电性测试方法的流程图。
其中：
100-阵列基板；AA-显示区域；NA-非显示区域；
110-晶体管；112-绝缘层；113-第四过孔；
10-测试组件；11-测试晶体管；111-待测电极；111a-源极；111b-栅极；111c-漏极；12a、12b、12c-晶体管测试垫；13a、13b、13c-电阻测试垫；14a、14b、14c-第一过孔；15a、15b、15c-第二过孔；16-引线；17-辅助测试垫；171-辅助引线；18a、18c-第三过孔；191-第一介质层；192-第二介质层；
20-第一测试支路；21-栅极测试支路；22-源极测试支路；23-漏极测试支路；
30-第二测试支路。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
下面将详细描述本发明的各个方面的特征和示例性实施例。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
为了更好的理解本发明，下面结合图1至图8对本发明实施例的阵列基板100、显示面板以及阵列基板100的电性测试方法进行详细描述。其中，为清楚示出各层结构的连接关系，上述示意图将部分绝缘层隐藏绘示。
请一并参阅图1至图4，图1示出了本发明实施例的阵列基板的结构示意图，图2中示出了本发明一个实施例的晶体管的结构示意图，图3示出了本发明一个实施例的测试组件的结构示意图，图4示出了图3中B-B处的截面示意图。
本发明实施例提供一种阵列基板100，具有显示区域AA和位于显示区域AA外周侧的非显示区域NA，阵列基板100包括设置在非显示区域NA的测试组件10。测试组件10包括测试晶体管11，晶体管测试垫12a、12b、12c以及至少一个电阻测试垫13a、13b、13c。测试晶体管11包括多个待测电极111，多个待测电极111包括源极111a、漏极111c及栅极111b。每个待测电极111与对应的晶体管测试垫12a、12b、12c电连接。每个电阻测试垫13a、13b、13c与多个待测电极111中的任一待测电极111对应电连接，其中，电阻测试垫13a、13b、13c与对应的待测电极111及对应的待测电极111所连的晶体管测试垫12a、12b、12c共同形成第一测试支路20。
根据本发明实施例的阵列基板100，在非显示区域NA设置有测试组件10，该测试组件10包括测试晶体管11、晶体管测试垫12a、12b、12c和至少一个电阻测试垫13a、13b、13c，每个晶体管测试垫12a、12b、12c与测试晶体管11中的多个待测电极111电连接，通过外部测试电路与晶体管测试垫12a、12b、12c电连接，能够对测试晶体管11的特性进行测试，进一步的，更便于对阵列基板100上显示区域AA的晶体管110的特性，例如是否存在缺陷等方面进行研究。
测试组件10中的每个电阻测试垫13a、13b、13c与测试晶体管11中的多个待测电极111中的任一待测电极111对应电连接，且电阻测试垫13a、13b、13c与对应的待测电极111及对应的待测电极111所连的晶体管测试垫12a、12b、12c共同形成第一测试支路20。通过将第一测试支路20连接至外部测试电路中时，可以利用第一测试支路20测试出与电阻测试垫13a、13b、13c对应的待测电极111的电阻特性。
由于待测电极111的电阻特性能够影响对应的测试晶体管11特性，通过对待测电极111的电阻特性进行测试，能够对测试晶体管11特性的测试数据进行更准确的分析，例如，在对测试晶体管11特性的测试过程中，当测试数据发生异常时，如果对应的待测电极111的电阻特性是正常的，则可以排除待测电极111的电阻对测试晶体管11特性的影响，从而对测试晶体管11特性的测试数据进行更准确的分析。
在一些可选的实施例中，阵列基板100进一步包括设置于显示区域AA的晶体管110，测试晶体管11与晶体管110的结构相同。通过将测试晶体管11与晶体管110设置成相同的结构，使得通过准确分析测试晶体管11特性的测试数据，进一步能够得到晶体管110特性，从而提高对晶体管110特性分析的准确性。
进一步的，晶体管110包括第四过孔113。晶体管110中的漏极111c通过第四过孔113与漏电极电连接，从而实现漏极111c与漏电极之间电信号的传输。
在具体实施时，在阵列基板100的制作过程中，在显示区域AA的晶体管110形成的同时，同步形成设置在非显示区域NA的测试晶体管11。以在显示区域AA形成的晶体管110为驱动晶体管为例进行说明，在显示区域AA的晶体管110形成的同时，在非显示区域NA形成与晶体管110相同的测试晶体管11，晶体管110和测试晶体管11均包括漏极111c、源极111a及栅极111b。晶体管110和测试晶体管11的各对应层分别在同一工艺步骤中形成。例如，晶体管110的漏极111c与测试晶体管11的漏极111c在同一蒸镀工艺中形成。可以理解的是，晶体管110和测试晶体管11的各对应层的材料相同，例如，晶体管110与测试晶体管11的漏极111c是由PSI材料制成。
通过将测试组件10的测试晶体管11与显示区域AA的晶体管110的层结构以及材料配置为基本一致，使得测试晶体管11的各项特性与晶体管110的各项特征趋于一致，进而使得测试晶体管11的特性能够更准确代表晶体管110的特性，实现对晶体管110特性信息的更准确获取。
可以理解的是，晶体管110的栅极111b和漏极111c之间还设置有绝缘层112，该绝缘层112可以是氧化物层或氮化物层，例如是氮化硅或碳化硅制成。
请结合图3和图4，在一些可选的实施例中，沿阵列基板100的厚度方向，晶体管测试垫12a、12b、12c和电阻测试垫13a、13b、13c同层设置且均设置在测试晶体管11上方，晶体管测试垫12a、12b、12c与对应待测电极111之间设置有第一过孔14a、14b、14c，电阻测试垫13a、13b、13c与对应待测电极111之间设置有第二过孔15a、15b、15c；其中，在平行于阵列基板100的平面方向上，第一过孔14a、14b、14c与第二过孔15a、15b、15c间隔设置。
具体的，晶体管测试垫12a与对应的源极111a之间设置有第一过孔14a，电阻测试垫13a与对应的源极111a之间设置有第二过孔15a，其中，第一过孔14a与第二过孔15a间隔设置。在漏极111c之间第一过孔14c和第二过孔15c以及栅极111b之间的第一过孔14b和第二过孔15b的设置方式与源极111a相似，不再赘述。以下以源极111a的结构为例进行说明。
通过将晶体管测试垫12a和电阻测试垫13a均设置在测试晶体管11上方，例如，将晶体管测试垫12a和电阻测试垫13a暴露于阵列基板100的外部，便于外部测试设备与晶体管测试垫12a和电阻测试垫13a电连接。同时，通过在晶体管测试垫12a与对应的源极111a之间设置第一过孔14a，使得晶体管测试垫12a与对应的源极111a实现稳定的电连接结构，能够提高电信号传输的准确性。在电阻测试垫13a与对应的源极111a之间设置第二过孔15a，使得晶体管测试垫12a与对应的源极111a实现稳定的电连接结构，同样的也能够提高电信号传输的准确性。
进一步的，在平行于阵列基板100的平面方向上，通过将第一过孔14a与第二过孔15a间隔设置，可以防止通过第一过孔14a与第二过孔15a的电信号产生干扰。
一方面，在一些实施例中，当测试晶体管11中与每个待测电极111电连接的晶体管测试垫12a、12b、12c用于对测试晶体管11特性进行测试时，能够使电信号在晶体管测试垫12a、12b、12c之间传输。另一方面，当晶体管测试垫12a用于第一测试支路20，例如测量源极111a的电阻特性时，通过将第一过孔14a与第二过孔15a间隔设置，能够使得电信号在源极111a之间传输，以得到对应的源极111a的电阻。由于晶体管测试垫12a能够用于对测试晶体管11特性的测试，同时还能用于对源极111a的电阻特性进行测试，即此时的晶体管测试垫12a被测试晶体管11特性测试和源极111a的电阻特性测试共用，由于通过晶体管测试垫12a以及第一过孔14a的电阻是相同的，因此，通过共用晶体管测试垫12a能够避免引入其他电阻而引起测试误差，更进一步提高对测试晶体管11特性的测试的准确度。
请继续参阅图3，在一些实施例中，测试组件10进一步包括引线16，晶体管测试垫12a、12b、12c通过引线16与对应的待测电极111电连接；和/或，电阻测试垫13a、13b、13c通过引线16与对应的待测电极111电连接。通过在测试组件10中设置引线16，使得在平行于阵列基板100的平面方向上，晶体管测试垫12a、12b、12c的位置能够更合理的进行设定，便于实现晶体管测试垫12a、12b、12c，和/或电阻测试垫13a、13b、13c与对应的待测电极111的电连接。需要说明的是，在图4中，从左向右的引线16分别与晶体管测试垫12a、电阻测试垫13a、晶体管测试垫12b、电阻测试垫13b、晶体管测试垫12c和电阻测试垫13c电连接。例如，晶体管测试垫12a可以通过引线16与对应的源极111a电连接，电阻测试垫13a可以通过引线16与对应的源极111a电连接。当然，当测试组件10包括引线16时，沿阵列基板100的厚度方向上，第一过孔14a、14b、14c和第二过孔15a、15b、15c可以设置在待测电极111和对应的引线16之间。
引线16可以是导体材料制成，例如是金属或ITO制成。其中，与不同的待测电极111对应连接的引线16可以采用不同的导电材料制成，例如在一些实施例中，与栅极111b对应电连接的引线16采用钼材料制成，与漏极111c或源极111a电连接的引线16可以采用钛、铝或PSI等材料制成。
在一些实施例中，栅极111b与源极111a之间包括第一介质层191，栅极111b与晶体管测试垫12a、12b、12c和电阻测试垫13a、13b、13c之间包括第二介质层192，沿阵列基板100的厚度方向，第二介质层192覆盖第一介质层191。引线16与对应的待测电极111通过第一过孔14a、14b、14c连接，第一过孔14a、14b、14c分别贯穿第一介质层191和第二介质层192。通过设置第一介质层191和第二介质层192，使得栅极111b和源极111a之间绝缘设置。源极111a和漏极111c同层设置，在阵列基板100的厚度方向上，第一介质层191的投影覆盖漏极111c，使得栅极111b和漏极111c之间绝缘设置。在栅极111b和待测电极111之间设置第二介质层192，使得栅极111b与待测电极111之间绝缘设置。
第一介质层191可以是氧化物层或氮化物层，例如是氮化硅或碳化硅制成。栅极111b、晶体管测试垫12a、12b、12c、电阻测试垫13a、13b、13c分别可以是导体材料制成，例如是金属或氧化铟锡(indium tin oxide，ITO)制成。
由于源极111a、栅极111b以及漏极111c的制作工艺相似，以下以源极111a为例进行说明。在具体实施时，位于显示区域AA的晶体管110的源极111a形成的同时，同步形成位于非显示区域NA的测试晶体管11的源极111a，在源极111a上方的第一介质层191和第二介质层192中设置第一过孔14a和第二过孔15a，然后通过第一过孔14a和第二过孔15a分别与引线16连接，该引线16暴露于阵列基板100的外部，从而可以通过引线16获得源极111a的电学信号。
采用上述方案，使得与测试晶体管11的栅极111b、源极111a和漏极111c分别对应电连接的晶体管测试垫12a、12b、12c和电阻测试垫13a、13b、13c均暴露于阵列基板100外部，当对测试晶体管11特性进行测试时，分别通过晶体管测试垫12a、12b、12c和电阻测试垫13a、13b、13c和对应的引线16获取测试晶体管11的电学信号，即可对阵列基板100的测试晶体管11特性进行准确测试。由于测试晶体管11与晶体管110的结构相同，且在同一工艺中形成，通过掌握测试晶体管11的性能，能够使得测试得到的测试晶体管11的特性更接近于位于显示区域AA的晶体管110的特性，进一步提高对阵列基板100晶体管110特性掌握的准确度。
此外，还需说明的是，阵列基板100中的测试晶体管11的数量可以有多个，多个测试晶体管11的结构可以分别与显示区域AA的其中一种类型的晶体管110的结构相同，多个测试晶体管11可以分布于非显示区域NA的不同位置。
为了提高对测试晶体管11特性的准确分析，在一些实施例中，测试晶体管11的栅极111b、源极111a和漏极111c分别电连接有一个电阻测试垫。通过将测试晶体管11的三个待测电极111均对应设置有一个电阻测试垫，其中，第一测试支路20包括栅极测试支路21、源极测试支路22以及漏极测试支路23。
电阻测试垫13a与对应的源极111a及对应的源极111a所连的晶体管测试垫12a共同形成源极测试支路22，以对源极111a的电阻信息进行测量。电阻测试垫13b与对应的栅极111b及对应的栅极111b所连的晶体管测试垫12b共同形成栅极测试支路21，以对栅极111b电阻信息进行测量。电阻测试垫13c与对应的漏极111c及对应的漏极111c所连的晶体管测试垫12c共同形成漏极测试支路23，以对漏极111c的电阻信息进行测量。
通过用第一测试支路20对源极111a、漏极111c和栅极111b的电阻进行测量，一方面，能够提高对测试晶体管11自身电阻信息测量的准确性，另一方面，通过对测试晶体管11中的三个待测电极111均进行测量，可以得到三个待测电极111的电阻信息对测试晶体管11特性的影响，从而能够对测试晶体管11特性的测试数据进行更准确的分析。
可选的，可以在源极111a中电连接有两个电阻测试垫13a，两个电阻测试垫13a均与源极111a电连接，当其中一个的电阻测试垫13a被氧化或者受到污染损坏时，可以利用另外的电阻测试垫13a对源极111a的电阻特性进行测试，以实现对源极111a的电阻特性测量的冗余设置。
可以理解的是，与源极111a电连接的电阻测试垫13a的数量可以根据用户的需求或阵列基板100非显示区域NA的面积进行设置。当然，也可以在栅极111b、漏极111c中对应电连接有两个电阻测试垫113b、13c，以实现对栅极111b、漏极111c的电阻特性测量的冗余设置。电阻测试垫13a、13b、13c与待测电极111电连接的方式与上述实施例介绍的方式相同，不再一一赘述。
请进一步参阅图5至图6，图5示出了本发明另一个实施例的测试组件的结构示意图，图6示出了图5中C-C处的截面示意图。
为了更准确测量待测电极111的自身电阻，测试组件10进一步包括：辅助测试垫17，多个待测电极111中的至少一者对应电连接有至少两个辅助测试垫17，在平行于阵列基板100的平面方向上，辅助测试垫17与晶体管测试垫12a、12b、12c间隔设置；其中，辅助测试垫17与对应的待测电极111共同形成第二测试支路30；可选的，测试组件10进一步包括辅助引线171，辅助测试垫17通过辅助引线171与对应的待测电极111电连接。例如，辅助测试垫17通过辅助引线171与对应的源极111a电连接。进一步的，辅助引线171的材料与对应的待测电极111的材料相同。由于在对待测电极111的电阻进行测试的过程中，传输电信号的载体的材料不同，则对应的电阻不同，因此，通过将辅助引线171与对应的待测电极111的材料统一，能够减小辅助引线171与对应的待测电极111的材料不同而导致对待测电极111的电阻信息测试不准确，从而使得辅助测试垫17能够更准确的测得对应的待测电极111自身的电阻。
在一些可选的实施例中，沿阵列基板100的厚度方向上，辅助测试垫17设置在测试晶体管11上方，与辅助测试垫17对应的辅助引线171与对应的待测电极111之间设置有第三过孔18a、18c，例如，与辅助测试垫17对应的辅助引线171与对应的源极111a之间设置有第三过孔18a，与辅助测试垫17对应的辅助引线171与对应的漏极111c之间设置有第三过孔18c。当然，还可以在与辅助测试垫17对应的辅助引线171与对应的栅极111b之间设置有第三过孔(图中未示出)。通过在辅助引线17与待测电极111之间设置第三过孔18a、18c，使得辅助测试垫17与待测电极111之间的电信号的传输稳定。
在具体实施时，辅助测试垫17可以设置在阵列基板100的外表面，辅助测试垫17也可以与晶体管测试垫12a、12b、12c和/或电阻测试垫13a、13b、13c同层制作形成，辅助引线171也可以与引线16同层制作形成，通过将辅助测试垫17设置在阵列基板100外表面，便于外部测试电路的接入，从而对待测电极111的自身电阻进行测量。
可选的，晶体管110包括第四过孔113，第三过孔18a、18c的尺寸大于第四过孔113的尺寸。通过使第三过孔18a、18c的尺寸大于第四过孔113的尺寸，由公式R＝ρL/S可知，由于第三过孔18a、18c的尺寸比第四过孔113尺寸大，增大了电信号通过的横截面积，减小了电信号通过第三过孔18a、18c时产生的电阻，从而使得通过辅助测试垫17测量的待测电极111的电阻更接近于该待测电极111自身的电阻值，使得当测试晶体管11特性的测试数据发生异常时，通过对测得的待测电极111自身的电阻值进行分析，以对测试晶体管11特性的测试数据进行更准确的分析。
本发明实施例的第二方面还提供了一种显示面板，包括上述任一实施例的阵列基板100。由于本发明实施例提供的显示面板具备上述各实施例的阵列基板100，因此，其能够提高对测试晶体管11特性的测量精度，进一步提高对显示面板显示区域AA的晶体管110特性进行很好的研究，进而提高对显示面板质量的把控。
请一并参阅图7和图8，图7示出了板发明实施例的阵列基板的电性测试方法的流程示意图，图8示出本发明另一个实施例的阵列基板的电性测试方法。可选的，本发明实施例的第三方面还提供了一种阵列基板100的电性测试方法，该电性测试方法可以利用上述的阵列基板100进行电性测试，阵列基板100包括设置在非显示区域NA的测试组件10，测试组件10包括：测试晶体管11、晶体管测试垫12a、12b、12c和至少一个电阻测试垫13a、13b、13c，测试晶体管11包括多个待测电极111，每个待测电极111与对应的晶体管测试垫12a、12b、12c电连接，每个电阻测试垫13a、13b、13c与多个待测电极111中的任一待测电极111对应电连接，其中，电阻测试垫13a、13b、13c与对应的待测电极111及对应的待测电极111所连的晶体管测试垫12a、12b、12c共同形成第一测试支路20，该电性测试方法包括如下步骤：
S710，对测试晶体管的电阻信息进行测试，对第一测试支路中的电阻测试垫和晶体管测试垫输入电信号，得到第一测试支路中的待测电极的第一电阻测试信息。
S720，对测试晶体管特性进行测试，对与每个待测电极对应电连接的晶体管测试垫输入电信号，以得到与晶体管测试垫电连接的测试晶体管的晶体管特性信息。
可选的，在步骤S710中，通过将第一测试支路20电连接至外部测试电路中，外部测试电路可以通过电阻测试垫13a、13b、13c和晶体管测试垫12a、12b、12c电连接至测试晶体管11中，从而便于对测试晶体管11的电阻信息测试操作的进行。
在具体实施时，第一测试支路20包括栅极测试支路21、漏极测试支路23和源极测试支路22。当需要对栅极111b电阻信息进行测试时，将栅极测试支路21中的电阻测试垫13b和晶体管测试垫12b接入外部测试电路中，通过外部测试电路对栅极测试支路21输入电信号，例如输入电压信号，然后读取栅极111b对应的晶体管测试垫12b和电阻测试垫13b之间的电流信号，根据R＝U/I，得到晶体管测试垫12b和电阻测试垫13b之间的第一电阻测试信息。
由于电信号通过晶体管测试垫12b、电阻测试垫13b以及第一过孔14b时，会产生接触电阻，因此，此时得到的栅极111b对应第一电阻测试信息包括晶体管测试垫12b与第一过孔14b之间的接触电阻、电阻测试垫13b与第二过孔15b之间的接触电阻和栅极111b的自身电阻。通过同样的测试方式可以得到源极111a对应的第一电阻测试信息包括晶体管测试垫12a与第一过孔14a之间的接触电阻、电阻测试垫13a与第二过孔15a之间的接触电阻和源极111a的自身电阻，以及漏极111c对应第一电阻测试信息包括晶体管测试垫12c与第一过孔14c之间的接触电阻、电阻测试垫13c与第二过孔15c之间的接触电阻和漏极111c的自身电阻。
可以理解的是，对三个待测电阻的电阻测试的顺序可以根据用户的需求进行测试，或者也可以只对栅极111b的电阻进行测试，本发明对此不进行限定。
可选的，在步骤S720中，首先将与三个待测电极111对应的晶体管测试垫12a、12b、12c接入外部测试电路中，然后对栅极111b对应的晶体管测试垫12b输入电信号，例如，可以输入范围值为[-10V，10V]的电压信号，然后通过测量与源极111a和漏极111c分别对应的晶体管测试垫12a、12c之间的电流信号，可以根据测试结果得到该测试晶体管11的关于电压、电流的特性曲线，并根据得到的特性曲线对测试晶体管11的特性进行分析。
可以理解的是，在对栅极111b对应的晶体管测试垫12b输入电信号时，可以预先设定一个电信号的阶梯值，例如设定的阶梯值为3V，此时，可以对栅极111b对应的晶体管测试垫12b依次输入-10V、-7V、-4V等电压信号，并得到相应的电流，进而得到相应的测试晶体管11的电压、电流的特性曲线。
可以理解的是，步骤S710和步骤S720顺序可以根据用户的需求进行设定，可选的，可以先进行S710步骤，对测试晶体管11的电阻信息进行测试，然后再进行步骤S720，对测试晶体管11特性进行测试。在一些实施例中，也可以先进行步骤S720，先测量出测试晶体管11特性，然后再进行步骤S710。
在一些实施例中，包含上述外部测试电路的测试装置具有探针，该测试装置可以通过探针与测试组件10的晶体管测试垫12a、12b、12c和电阻测试垫13a、13b、13c对应接触连接。
在一些实施例中，外部测试电路可以对测试晶体管11的电压、电流等特性进行检测，并且依据测试结果得到该测试晶体管11的关于电流、电压的特性曲线。根据上述关于测试晶体管11的特性测试结果，能够获知其使用寿命、是否存在故障等信息，进而以此获知同一阵列基板100上显示区域AA内的晶体管110的对应信息。
为了更准确的测量出待测电极111自身的电阻信息，在一些可选的实施例中，测试组件10进一步包括：辅助测试垫17，多个待测电极111中的至少一者对应电连接有至少两个辅助测试垫17，在平行于阵列基板100的平面方向上，辅助测试垫17与测试垫间隔设置，辅助测试垫17与对应的待测电极111共同形成第二测试支路30。基于此，阵列基板100的电性测试方法还包括如下步骤：
S730，对第二测试支路进行测试，对第二测试支路中的两个辅助测试垫输入电信号，得到与第二测试支路电连接的待测电极的第二电阻测试信息。
在对第二测试支路30电连接的待测电极111的第二电阻测试信息进行测试时的测试方式与利用第一测试支路20测量待测电极111的第一电阻测试信息的方式相似，不再赘述。
在一些实施例中，辅助测试垫17通过辅助引线171与对应的待测电极111电连接，沿阵列基板100的厚度方向上，与辅助测试垫17对应的辅助引线171与对应的待测电极111之间设置有第三过孔18a、18c，例如，与辅助测试垫17对应的辅助引线171与对应的源极111a之间设置有第三过孔18a，与辅助测试垫17对应的辅助引线171与对应的漏极111c之间设置有第三过孔18c。当然，还可以在与辅助测试垫17对应的辅助引线171与对应的栅极111b之间设置有第三过孔(图中未示出)。第三过孔18a、18c的尺寸大于第四过孔113，增大了在待测电极111的电信号通过的横截面积，因此避免第三过孔18a、18c的接触电阻的影响，使得到的第二电阻测试信息与待测电极111自身的电阻更接近，使得当测试晶体管11特性的测试数据发生异常时，通过对测得的待测电极111的第二电阻测试信息进行分析，以对测试晶体管11特性的测试数据进行更准确的分析。
通过将测试晶体管11的电压、电流信号曲线与理论晶体管的电压、电流信号曲线进行对比分析，当发现测试晶体管11的特性数据发生波动时，可以通过查看栅极111b、漏极111c以及源极111a自身的电阻信息是否发生异常，在对三个待测电极111的电阻信息进行分析过程中，例如，将通过栅极111b对应的栅极测试支路21测量得到的第二电阻测试信息与理论的栅极111b电阻信息进行比较，如果第二电阻测试信息与理论的栅极111b电阻信息基本一致，则栅极111b电阻信息为正常。如果三个待测电极111的电阻信息均正常，则可以判断测试晶体管11特性异常与待测电极111的电阻信息无关。
进一步的，通过第二测试支路30对待测电极111的第二电阻测试信息进行测量，以得到准确的待测电极111自身的电阻信息，使得测试晶体管11特性可以排除待测电极111自身电阻信息的影响，进而能够对测试晶体管11特性的测试数据进行更准确的分析，进一步的，提高对位于显示区域AA的晶体管特性分析的准确度。
可以理解的是，理论晶体管的电压、电流信号曲线为标准的晶体管的电压、电流信号曲线，理论的栅极111b电阻信息为标准的栅极111b电阻信息。
在一些实施例中，当第一测试支路20中的待测电极111的第一电阻测试信息正常时，可以不进行步骤S730的测试。当第一测试支路20中的待测电极111的第一电阻测试信息发生异常时，例如与源极111a对应的第一电阻测试信息发生异常时，可以再进行步骤S730的测试，由于步骤S730测试中能够避免因为第一过孔14a和第二过孔15a产生的接触电阻对第一电阻信息的影响，使得到的与待测电极111对应的第二电阻信息更准确，从而判断是否是由于源极111a自身的电阻引起的异常，从而提高测得的源极111a电阻信息的准确性。
由此，本发明实施例提供的阵列基板100的电性测试方法，能够对阵列基板100上的测试晶体管11特性的测试数据进行更准确的分析，可选的，通过本发明实施例提供的阵列基板100的电性测试方法，能够对测试晶体管11特性的测试异常数据进行更准确的分析，同时，可以通过测试晶体管11的特性对位于显示区域AA的晶体管110特性进行更准确的了解和掌握。当阵列基板100应用在显示面板上时，能够更准确的掌握显示面板中晶体管110的寿命和是否存在缺陷等，提高显示面板的质量，易于推广。
依照本发明如上文的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种阵列基板，其特征在于，所述阵列基板具有显示区域和位于所述显示区域外周侧的非显示区域，所述阵列基板包括设置在所述非显示区域的测试组件，所述测试组件包括：
测试晶体管，包括多个待测电极，多个所述待测电极包括源极、漏极及栅极；
晶体管测试垫，每个所述待测电极与对应的所述晶体管测试垫电连接；以及
至少一个电阻测试垫，每个所述电阻测试垫与多个所述待测电极中的任一所述待测电极对应电连接；
其中，所述电阻测试垫与对应的所述待测电极及对应的所述待测电极所连的晶体管测试垫共同形成第一测试支路。
2.根据权利要求1所述的阵列基板，其特征在于，沿所述阵列基板的厚度方向，所述晶体管测试垫和所述电阻测试垫同层设置且均设置在所述测试晶体管上方，所述晶体管测试垫与对应所述待测电极之间设置有第一过孔，所述电阻测试垫与对应所述待测电极之间设置有第二过孔；
其中，在平行于所述阵列基板的平面方向上，所述第一过孔与所述第二过孔间隔设置。
3.根据权利要求1所述的阵列基板，其特征在于，所述栅极、所述源极和所述漏极分别电连接有一个所述电阻测试垫。
4.根据权利要求1所述的阵列基板，其特征在于，所述测试组件进一步包括引线；
所述晶体管测试垫通过所述引线与对应的所述待测电极电连接；和/或，所述电阻测试垫通过所述引线与对应的所述待测电极电连接。
5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板进一步包括设置于所述显示区域的晶体管，所述测试晶体管与所述晶体管结构相同。
6.根据权利要求5所述的阵列基板，其特征在于，所述测试组件进一步包括辅助测试垫；
多个所述待测电极中的至少一者对应电连接有至少两个所述辅助测试垫，在平行于所述阵列基板的平面方向上，所述辅助测试垫与所述晶体管测试垫间隔设置；
其中，所述辅助测试垫与对应的所述待测电极共同形成第二测试支路；
优选的，所述测试组件进一步包括辅助引线，所述辅助测试垫通过所述辅助引线与对应的所述待测电极电连接。
7.根据权利要求6所述的阵列基板，其特征在于，沿所述阵列基板的厚度方向上，所述辅助测试垫设置在所述测试晶体管上方，所述辅助测试垫与所述待测电极之间设置有第三过孔；
优选的，所述晶体管包括第四过孔，所述第三过孔的尺寸大于所述第四过孔的尺寸。
8.一种显示面板，其特征在于，包括：如权利要求1至7任意一项所述的阵列基板。
9.一种阵列基板的电性测试方法，其特征在于，所述阵列基板包括设置在非显示区域的测试组件，所述测试组件包括：测试晶体管、晶体管测试垫和至少一个电阻测试垫，所述测试晶体管包括多个待测电极，每个所述待测电极与对应的所述晶体管测试垫电连接，每个所述电阻测试垫与多个所述待测电极中的任一所述待测电极对应电连接，其中，所述电阻测试垫与对应的所述待测电极及对应的所述待测电极所连的晶体管测试垫共同形成第一测试支路，所述阵列基板的电性测试方法包括：
对所述测试晶体管的电阻信息进行测试，对所述第一测试支路中的所述电阻测试垫和所述晶体管测试垫输入电信号，得到所述第一测试支路中的所述待测电极的第一电阻测试信息；
对所述测试晶体管特性进行测试，对与每个所述待测电极对应电连接的所述晶体管测试垫输入电信号，以得到与所述晶体管测试垫电连接的所述测试晶体管的测试晶体管特性信息。
10.根据权利要求9所述的阵列基板的电性测试方法，其特征在于，所述测试组件进一步包括：辅助测试垫，多个所述待测电极中的至少一者对应电连接有至少两个辅助测试垫，在平行于所述阵列基板的平面方向上，所述辅助测试垫与所述测试垫间隔设置，所述辅助测试垫与对应的所述待测电极共同形成第二测试支路；
所述阵列基板的电性测试方法还包括：对第二测试支路进行测试，对第二测试支路中的两个辅助测试垫输入电信号，得到第二测试支路中的所述待测电极的第二电阻测试信息。
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| CN (1) | CN110335560B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112599578A (zh) * | 2020-12-11 | 2021-04-02 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法 |
| CN113436562A (zh) * | 2021-06-24 | 2021-09-24 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210391A (ja) * | 1989-02-09 | 1990-08-21 | Fujitsu Ltd | 薄膜トランジスタマトリクス基板の検査方法 |
| JP2001358189A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 電極基板の製造方法及び電極基板、並びに電気光学装置 |
| US20030213953A1 (en) * | 2002-05-15 | 2003-11-20 | Kwon-Il Sohn | Integrated circuit chips and wafers including on-chip test element group circuits, and methods of fabricating and testing same |
| JP2007116197A (ja) * | 2007-01-22 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置の特性評価方法 |
| US20140062520A1 (en) * | 2012-09-03 | 2014-03-06 | Samsung Display Co., Ltd. | Display device and mother substrate |
| US20140334227A1 (en) * | 2011-11-30 | 2014-11-13 | Sharp Kabushiki Kaisha | Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device |
| JP2015152929A (ja) * | 2014-02-14 | 2015-08-24 | 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ | 表示パネルｔｅｇテスト素子およびその形成方法とテスト方法 |
| CN105655350A (zh) * | 2016-01-04 | 2016-06-08 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置、制作方法和测试方法 |
| CN105810137A (zh) * | 2016-05-31 | 2016-07-27 | 京东方科技集团股份有限公司 | 阵列基板及其检测方法 |
| CN106097941A (zh) * | 2016-06-08 | 2016-11-09 | 深圳市华星光电技术有限公司 | 显示面板、显示面板测试系统以及显示面板的测试方法 |
| CN109166507A (zh) * | 2018-11-01 | 2019-01-08 | 京东方科技集团股份有限公司 | 测试元件组、电学性能测试方法、阵列基板、显示装置 |
| CN109216379A (zh) * | 2018-09-21 | 2019-01-15 | 京东方科技集团股份有限公司 | 一种母板及其检测方法 |
-
2019
- 2019-07-23 CN CN201910665298.0A patent/CN110335560B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210391A (ja) * | 1989-02-09 | 1990-08-21 | Fujitsu Ltd | 薄膜トランジスタマトリクス基板の検査方法 |
| JP2001358189A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 電極基板の製造方法及び電極基板、並びに電気光学装置 |
| US20030213953A1 (en) * | 2002-05-15 | 2003-11-20 | Kwon-Il Sohn | Integrated circuit chips and wafers including on-chip test element group circuits, and methods of fabricating and testing same |
| JP2007116197A (ja) * | 2007-01-22 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置の特性評価方法 |
| US20140334227A1 (en) * | 2011-11-30 | 2014-11-13 | Sharp Kabushiki Kaisha | Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device |
| US20140062520A1 (en) * | 2012-09-03 | 2014-03-06 | Samsung Display Co., Ltd. | Display device and mother substrate |
| JP2015152929A (ja) * | 2014-02-14 | 2015-08-24 | 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ | 表示パネルｔｅｇテスト素子およびその形成方法とテスト方法 |
| CN105655350A (zh) * | 2016-01-04 | 2016-06-08 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置、制作方法和测试方法 |
| CN105810137A (zh) * | 2016-05-31 | 2016-07-27 | 京东方科技集团股份有限公司 | 阵列基板及其检测方法 |
| CN106097941A (zh) * | 2016-06-08 | 2016-11-09 | 深圳市华星光电技术有限公司 | 显示面板、显示面板测试系统以及显示面板的测试方法 |
| CN109216379A (zh) * | 2018-09-21 | 2019-01-15 | 京东方科技集团股份有限公司 | 一种母板及其检测方法 |
| CN109166507A (zh) * | 2018-11-01 | 2019-01-08 | 京东方科技集团股份有限公司 | 测试元件组、电学性能测试方法、阵列基板、显示装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112599578A (zh) * | 2020-12-11 | 2021-04-02 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法 |
| CN112599578B (zh) * | 2020-12-11 | 2023-10-17 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法 |
| CN113436562A (zh) * | 2021-06-24 | 2021-09-24 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
| CN113436562B (zh) * | 2021-06-24 | 2023-12-19 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
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| Publication number | Publication date |
|---|---|
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