JP7846661B2

JP7846661B2 - 半導体装置

Info

Publication number: JP7846661B2
Application number: JP2023185971A
Authority: JP
Inventors: 泰幸藤原; 一堯劉; 裕介佐藤; 直嗣加古; 秀明間島
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-18
Filing date: 2023-10-30
Publication date: 2026-04-15
Anticipated expiration: 2040-09-18
Also published as: JP2024014878A; US11381237B2; JP2022051278A; CN120750334A; US20220294443A1; CN114204926B; CN114204926A; US20220094353A1; JP7378372B2; US11838013B2; US12542551B2; US20240056071A1

Description

本発明の実施形態は、半導体装置に関する。

GaN(窒化ガリウム)を用いたパワーデバイスは、Si(珪素)を用いたMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)と比較して、スイッチングのスピードが高い、リカバリ損失が低い、出力容量の充放電が速い、といった利点を有する。GaNを利用したトランジスタは、一般的にノーマリーオン型であることが多いが、これらの利点をノーマリーオフ型のトランジスタとして利用するための開発が広く行われている。

しかしながら、このようなノーマリーオフ型に変換する回路は、その変換回路によって、ゲート駆動能力を調整できない、専用の負電源回路と専用のゲートドライバが必要となる、ゲート電流ループがn型MOSFETを経由して長くなる、又は、ゲートドライバ電源のオフ時の誤オン防止と待機電力のトレードオフが大きい、といった課題がある。

特開2017-118630号公報

一実施形態は、ノーマリーオフ動作を可能とする半導体装置を提供する。

一実施形態によれば、半導体装置は、ノーマリーオン駆動する第1トランジスタをノーマリーオフ駆動させる半導体装置であって、第1回路と、第2回路と、第1ダイオードと、を備える。第1回路は、電源電圧と接地電圧とに接続され、前記電源電圧を検知し、前記電源電圧の遷移状態を出力する。第2回路は、前記電源電圧と前記接地電圧と前記第1回路と前記第2トランジスタとに接続され、前記第1回路の出力に基づいて、前記第1トランジスタと直列に接続される第2トランジスタの駆動電圧を出力する。第1ダイオードは、アノードが前記第1トランジスタの駆動端子に接続され、カソードが前記第2トランジスタの出力端子と接続される。

一実施形態に係る半導体装置の一例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係るトランジスタのオン、オフ状態を示す図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係るトランジスタのオン、オフ状態を示す図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。一実施形態に係る半導体装置の一実装例を示す回路図。

以下、図面を参照して実施形態について説明する。図中において、特に断りの無い限り、Dは、ドレインの位置を示す。

(第1実施形態)
図1は、一実施形態に係る半導体装置の位置例を示す回路図である。半導体装置1は、ノーマリーオン型の第1トランジスタQ1を、ノーマリーオフ駆動するための回路である。

第1トランジスタQ1は、例えばGaNを用いたパワーデバイスであり、ノーマリーオン動作のFETである。

第2トランジスタQ2は、第1トランジスタQ1とソースを共有して直列に接続されるp型MOSFETであり、この第2トランジスタQ2の特性により第1トランジスタQ1がノーマリーオフ動作をする。

以下、第1トランジスタQ1と第2トランジスタQ2のドレインを、それぞれ、ノーマリーオフ動作をするトランジスタのドレイン及びソースとそれぞれ定義する。半導体装置1は、このソース及びそれぞれのトランジスタのゲートに印加する電圧を制御することにより、第1トランジスタQ1をノーマリーオフ動作する場合の種々の問題点を解決する。

第1トランジスタQ1は、半導体装置1を介してノーマリーオフ動作をする場合には、ゲートに印加される電圧にしたがい駆動し、ドレイン端子DRAIN及びソース端子SOURCEの電位差に基づいて、ドレイン電流をソース端子SOURCEから出力する。例えば、ドレイン端子DRAIN、すなわち、第1トランジスタQ1のドレイン側に外部負荷が接続され、第1トランジスタQ1は、ゲートに印加された電圧に基づいて、この負荷に対するスイッチングをする回路として動作する。

半導体装置1は、第1トランジスタQ1のゲート、第2トランジスタQ2のゲート、及び、第2トランジスタQ2のドレインの電圧を制御する回路であり、電源電圧端子VDD、ゲート電圧印加端子GATE、及び、接地端子GNDと接続される。この半導体装置１は、第1ダイオード10と、第1回路20と、第2回路30と、を備える。なお、ゲート電圧印加端子GATEは、第1トランジスタQ1のゲートと接続される。

電源電圧端子VDDは、半導体装置1を介して第1トランジスタQ1のソースと第2トランジスタQ2のソースが共有するノードに接続され、電源電圧を半導体装置1に印加する。接地端子GNDは、半導体装置1の接地電位を設定する。なお、図においては、半導体装置1内で接地点と接続されているが、この形態には限られず、半導体装置1の外部において接地されていてもよい。この接地端子GNDは、実際に接地されているとは限られず、0Vの電位に接続されるものであってよいし、装置内における所定の接地電位に接続されてもよい。以下の説明における接地端子GNDは、全て同様の解釈ができることに理解されたい。

第1ダイオード10は、第1トランジスタQ1及び第2トランジスタQ2の保護回路である。第1ダイオード10は、アノードが第1トランジスタQ1のゲートと接続され、カソードが第2トランジスタQ2のドレインと接続される。この第1ダイオード10は、

第1回路20は、電源電圧の電圧を検出する回路である。第1回路20は、電源電圧端子VDDと、接地端子GNDとの間に接続される。この第1回路20は、電源電圧の状態、より具体的には、電源電圧と第1トランジスタQ1の閾値電圧とを比較し、その電圧差を検出して、第2回路30へと出力する。

第2回路30は、低待機電力の回路であり、かつ、第2トランジスタQ2を適切に動作させるために駆動する電圧を出力する回路である。第2回路30は、電源電圧端子VDDと、接地電圧GNDと、第1回路20と、第2トランジスタQ2のゲートと、に接続される。この第2回路30は、第1回路20から電圧の状態を検出した信号を受信すると、適切に第2トランジスタQ2を駆動させる回路である。

電源電圧が上昇する場合には、第1回路20は、電圧が第1トランジスタQ1の閾値電圧の絶対値よりも高くなったこと、すなわち、第1トランジスタQ1がオフした状態となったことを検出する。第1回路20は、この電圧の変動を第2回路30へと出力する。この信号を受信すると、第2回路30は、第1トランジスタQ1がオフした後に第2トランジスタQ2をオンさせる駆動電圧を第2トランジスタQ2のゲートに印加する。

逆に、電源電圧が下降する場合には、第1回路20は、電源電圧が第1トランジスタQ1の閾値電圧の絶対値よりも高い状態、すなわち、第1トランジスタQ1がオフの状態において、電圧が低下していることを第2回路30へと出力する。この信号を受信すると、第2回路30は、第1トランジスタQ1がオンするよりも前に第2トランジスタQ2をオフさせる駆動電圧を第2トランジスタQ2のゲートに印加する。

このような第1回路20及び第2回路30を用いることにより、電源電圧端子に印加される電圧が高いスルーレートで上昇又は下降した場合においても、第1トランジスタQ1がオンした状態で第2トランジスタQ2がオンすることを回避することができる。また、電源電圧が第1トランジスタQ1の閾値電圧付近で振動するような電圧変動の状態であっても、同様に、第1トランジスタQ1と第2トランジスタQ2がともにオンとなる状態を回避することができる。

以下に、半導体装置1の具体的な実装例についていくつか説明する。

(実装例1)
図2は、一実装例に係る半導体装置1を示す回路図である。半導体装置1は、第1抵抗200と、第2ダイオード201と、第3トランジスタ202と、第2抵抗203と、第4トランジスタ300と、第3抵抗301と、を備える。図に示すように、一例として、第1抵抗200、第2ダイオード201、第3トランジスタ202及び第2抵抗203は、第1回路20の一部として備えられ、第4トランジスタ300及び第3抵抗301は、第2回路30の一部として備えられる。

第1抵抗200は、電源電圧端子VDDと、第2ダイオード201との間に接続される。

第2ダイオード201は、アノードが接地端子GNDと接続され、カソードが第1抵抗200を介して電源電圧端子VDDと接続される。この第2ダイオード201は、第1トランジスタQ1の閾値電圧の絶対値と同等以上であり、かつ、電源電圧の定常値Vdd(例えば、電源に印加される電圧の最大値であり、15V程度)よりも低いツェナー電圧を有するツェナーダイオードである。

この第1抵抗200及び第2ダイオード201は、第2ダイオード201のツェナー電圧以上の電圧が電源端子VDDに印加されている場合には、接続ノードから定電圧(ツェナー電圧)を出力する回路として動作し、そうではない場合には、電源電圧端子VDDに印加される電圧に基づいた電圧を出力する回路として動作する。

第3トランジスタ202は、例えば、p型MOSFETであり、ソースが電源電圧端子VDDと接続され、ドレインが第2抵抗203を介して接地端子GNDと接続され、ゲートが第2ダイオード201のカソードと接続される。この第3トランジスタ202の閾値電圧は、負値であり、その絶対値が(電源電圧の定常値Vdd) - (第2ダイオード201のツェナー電圧)よりも低い特性を有するトランジスタである。

第2抵抗203は、第3トランジスタ202のドレインと接地端子GNDとの間に接続される。第3トランジスタ202の流す電流により、第3トランジスタのドレインの電位がこの第2抵抗203の抵抗値により定義される。例えば、第1回路20は、この第3トランジスタ202のドレインの電圧を出力する。

第4トランジスタ300は、例えば、p型MOSFETであり、ソースが電源電圧端子VDDと接続され、ドレインが第3抵抗301を介して接地端子GNDと接続され、ゲートが第3トランジスタ202のドレインと接続される。この第4トランジスタ300の閾値電圧は、負値であり、その絶対値が電源電圧の定常値Vddよりも低い特性を有するトランジスタである。

第3抵抗301は、第4トランジスタ300のドレインと、接地端子GNDとの間に備えられる。

この構成により、第1回路20は、電源電圧端子VDDに印加される電圧に基づいた電圧を出力し、第2回路30は、第1回路20の出力する電圧にしたがった電圧を第2トランジスタQ2のゲートに出力する。

ここで、電源電圧端子VDDに印加される電圧が変動する場合の第1トランジスタQ1及び第2トランジスタQ2の動作について説明する。

まず、電源電圧端子VDDに印加される電圧が0から電圧Vddに上昇する場合について説明する。電源電圧端子VDDに印加される電圧が、第1トランジスタQ1の閾値電圧を超えると、第1トランジスタQ1は、オフする。このタイミングにおいては、第2ダイオード201のツェナー電圧を越えていないので、第1抵抗200には電流が流れず、第3トランジスタ202のゲート－ソース間電圧は、0となり、第3トランジスタ202は、オフの状態を継続する。そして、第2抵抗203に電流が流れないことにより、第4トランジスタ300がオンとなり、このドレイン電流と、第3抵抗301による電圧が第2トランジスタQ2のゲートに印加され、第2トランジスタQ2は、オフの状態を継続する。

さらに電源電圧端子VDDに印加される電圧が高くなり、第2ダイオード201のツェナー電圧よりも高くなると、第3トランジスタ202のゲート－ソース間電圧が第1抵抗200の端子間の電圧となる。この状態において、ツェナー電圧と第3トランジスタ202の閾値電圧の絶対値の和よりも電源電圧端子VDDに印加される電圧が低い状態の場合、第3トランジスタ202、第4トランジスタ300の状態は変化しない。すなわち、第3トランジスタ202がオフ、第4トランジスタ300がオンの状態となり、第2トランジスタQ2がオフの状態となる。

さらに電源電圧端子VDDに印加される電圧が高くなり、ツェナー電圧と第3トランジスタ202の閾値電圧の絶対値の和を越えると、第3トランジスタ202のゲート－ソース間電圧が第3トランジスタ202の閾値電圧を下回り、第3トランジスタ202がオンする。第3トランジスタ202がオンすると、第4トランジスタ300のゲートには、第3トランジスタ202のドレイン電流及び第2抵抗203による電圧が印加される。

この状態においては、第4トランジスタ300のゲートに印加される電圧が電源電圧端子VDDに印加される電圧が高くなるとともに上昇し、第4トランジスタ300を徐々にオフにしていく。電源電圧端子VDDに印加される電圧が第4トランジスタ300の閾値の絶対値を超えると、第4トランジスタ300がオフする。すなわち、第2トランジスタQ2のゲートに印加される電圧が、電源電圧端子VDDに印加される電圧が高くなるとともに小さくなり、第2トランジスタQ2の閾値電圧を下回るタイミングで第2トランジスタQ2がオンする。

以上の状況をまとめると、例えば、電源電圧端子VDDに印加される電圧が0から電圧Vddまで上昇する場合、まず、第1トランジスタQ1がオンからオフへと遷移し、第3トランジスタ202、第4トランジスタ300の状態の遷移を経て、第2トランジスタQ2がオフからオンへと遷移する。このように、第1トランジスタQ1のオフから第2トランジスタQ2のオンまでには、時間的なマージンが生じ、これら2つのトランジスタが同時にオンすることがない構成とすることができる。

次に、電源電圧端子VDDに印加される電圧が電圧Vddから0に下降する場合について説明する。

Vdd - (第2ダイオード201のツェナー電圧)、すなわち、第1抵抗200の端子間の電圧が第3トランジスタ202の閾値電圧を下回るまで電源電圧端子VDDに印加されている電圧が下降すると、第3トランジスタ202がオン状態からオフ状態へと遷移する。

この結果、第4トランジスタ300がオン状態に遷移し、第4トランジスタ300のドレイン電流と第3抵抗301により形成される電圧が第2トランジスタQ2の閾値電圧を上回ると、第2トランジスタQ2がオフ状態へと遷移する。

この後に、さらに電源電圧端子VDDに印加される電圧が下降し、第1トランジスタQ1の閾値電圧を下回ると、第1トランジスタQ1がオンとなる。

以上の状況をまとめると、例えば、電源電圧端子VDDに印加される電圧が電圧Vddから0まで下降する場合、まず、第3トランジスタ202、第4トランジスタ300の状態の遷移を経て、第2トランジスタQ2がオンからオフへと遷移し、その後に、第1トランジスタQ1がオン状態へと遷移する。このように、第2トランジスタQ2のオフから第1トランジスタQ1のオンまでには、時間的なマージンが生じ、これら2つのトランジスタが同時にオンすることがない構成とすることができる。

電源電圧端子VDDに印加される電圧の上昇時及び下降時における第2トランジスタQ2のターンオンとターンオフの駆動力は、それぞれ第3抵抗301の値と第4トランジスタ300のオン抵抗値で決定される。この第3抵抗301の抵抗値を、第4トランジスタ300のオン抵抗よりも大きい値とすることにより、第2トランジスタQ2のターンオフは、ターンオフよりも高速にすることができる。

図3は、図2の回路における構成要素の電圧を示す図である。実線は、電源電圧端子VDDに印加される電圧を示し、点線は、第1トランジスタQ1のゲート－ソース間電圧Vgs1を示し、破線は、第2トランジスタQ2のゲート－ソース間電圧Vgs2を示す。

また、Vth1は、第1トランジスタQ1の閾値電圧であり、Vth2は、第2トランジスタQ2の閾値電圧である。Vrefは、第1回路20において検出対象となる電圧である第2ダイオード201のツェナー電圧である。

下方のON、OFFは、上段が第1トランジスタQ1のオン／オフ状態を示し、下段が第2トランジスタQ2のオン／オフ状態を示す。

この図3に示すように、電源電圧端子VDDに印加される電圧が上昇する場合であっても下降する場合であっても、第1トランジスタQ1及び第2トランジスタQ2のオン、オフをするタイミングは、双方のトランジスタがオフとなる状態を経て遷移する。このため、これらの2つのトランジスタが同じタイミングでオンになることがない。

図2の回路構成においては、第1トランジスタQ1がオフ状態となる定常状態において、第2トランジスタQ2のゲートに電圧Vddが印加されるため、第2トランジスタQ2を低いオン抵抗で駆動することが可能となる。

以上のように、電源電圧端子VDDに印加される電圧のスルーレートが高い場合、又は、電源電圧端子VDDに印加される電圧が振動するような場合においても、第1トランジスタQ1と第2トランジスタQ2が同時にオン状態となることを回避することができる。

また、電源電圧が立ち上がった後の定常状態において、第4トランジスタ300は、オフ状態のため、待機電流は流れず、第1トランジスタQ1と第2トランジスタQ2とが同時にオンすることを防止する駆動力差と、低消費電力とを両立することが可能となる。この結果、この回路全体の待機電力は、第1抵抗200と、第2抵抗203を流れる電流により定義され、これら2つの抵抗値を大きな値とすることにより、全体としても低消費電力とすることが可能となる。抵抗値を大きな値にするとは、例えば、数10kΩの抵抗値にすることであってもよく、この場合、電源電圧が15V程度において~1mA程度の消費電力となり、トランジスタの駆動回路として低消費電流とすることができる。

(実装例2)
図4は、上記の実装例1とは異なる実装例2に係る半導体装置1の構成を示す回路図である。半導体装置1は、第5トランジスタ210と、第3ダイオード211と、を備える。この第5トランジスタ210及び第3ダイオード211が、図1における第1回路20及び第2回路30を形成する。

第5トランジスタ210は、例えば、ノーマリーオン動作するトランジスタであり、ドレインが電源電圧端子VDDと接続され、ソースが第3ダイオード211を介して接地端子GNDと接続され、ゲートが接地端子GNDと接続される。この第5トランジスタは、例えば、閾値電圧が負であり、その絶対値が第1トランジスタQ1の閾値電圧の絶対値以上であり、かつ、電圧Vddより低い特性を有する。

第3ダイオード211は、例えば、ツェナーダイオードであり、アノードが接地端子GNDと接続され、カソードが第5トランジスタ210のソースと接続する。第3ダイオード211は、ツェナー電圧が第1トランジスタQ1の閾値電圧の絶対値以上であり、かつ、電圧Vdd - (第2トランジスタQ2の閾値電圧の絶対値)より低い。

第5トランジスタ210のソース及び第3ダイオード211のカソードの接続ノードは、第2トランジスタQ2のゲートに接続され、当該ノードの電圧が第2トランジスタQ2の駆動電圧となる。

まず、電源電圧端子VDDに印加される電圧が0から電圧Vddに上昇する場合について説明する。電源電圧端子VDDに印加される電圧が、第1トランジスタQ1の閾値電圧を超えると、第1トランジスタQ1は、オフとなる。このタイミングにおいては、第5トランジスタ210がオンであるので、第2トランジスタQ2は、オフ状態を維持する。

電源電圧端子VDDに印加される電圧がさらに上昇し、第5トランジスタ210の閾値電圧の絶対値及び第3ダイオード211のツェナー電圧を超えると、第5トランジスタ210がオフし、かつ、第2トランジスタQ2のゲート電圧がツェナー電圧(又は、ツェナー電圧以下の電圧)に引き上げられる。

電源電圧端子VDDに印加される電圧がさらに上昇し、第2トランジスタQ2のゲート－ソース間の電圧が閾値電圧を下回ると、第2トランジスタQ2がオンする。

以上の状況をまとめると、例えば、電源電圧端子VDDに印加される電圧が0から電圧Vddまで上昇する場合、まず、第1トランジスタQ1がオンからオフへと遷移し、第5トランジスタ210及び第3ダイオード211により第2トランジスタQ2のゲートに第3ダイオード211のツェナー電圧(又は、ツェナー電圧以下の電圧)となり、その後に、第2トランジスタQ2がオフからオンへと遷移する。このように、第1トランジスタQ1のオフから第2トランジスタQ2のオンまでには、時間的なマージンが生じ、これら2つのトランジスタが同時にオンすることがない構成とすることができる。

まず、電源電圧端子VDDに印加される電圧が第5トランジスタ210の閾値電圧を下回ると、第5トランジスタ210がオンする。第5トランジスタ210がオンすることにより、このドレイン電流により、第2トランジスタQ2のゲートの電位が閾値電圧を上回り、第2トランジスタQ2がオフする。

この後に、電源電圧端子VDDに印加される電圧が第1トランジスタQ1の閾値を上回ることにより、第1トランジスタQ1がオンとなる。

以上の状況をまとめると、例えば、電源電圧端子VDDに印加される電圧が電圧Vddから0まで下降する場合、まず、第5トランジスタ210がオンとなり、これにしたがい第2トランジスタQ2がオンからオフへと遷移する。その後に、第1トランジスタQ1がオフからオンへと遷移する。このように、第1トランジスタQ1のオフから第2トランジスタQ2のオンまでには、時間的なマージンが生じ、これら2つのトランジスタが同時にオンすることがない構成とすることができる。

電源電圧端子VDDに印加される電圧の上昇時及び下降時における第2トランジスタQ2のターンオンとターンオフの駆動力は、それぞれ第5トランジスタ210のオン抵抗値と第3ダイオード211の動作抵抗で決定される。この第3ダイオード211の動作抵抗を、第5トランジスタ210のオン抵抗よりも大きい値を有する構成とすることにより、第2トランジスタQ2のターンオフは、ターンオフよりも高速にすることができる。

図5は、図4の回路における構成要素の電圧を示す図である。実線は、電源電圧端子VDDに印加される電圧を示し、点線は、第1トランジスタQ1のゲート－ソース間電圧Vgs1を示し、破線は、第2トランジスタQ2のゲート－ソース間電圧Vgs2を示す。

また、Vth1は、第1トランジスタQ1の閾値電圧であり、Vth2は、第2トランジスタQ2の閾値電圧である。Vrefは、第3ダイオード211のツェナー電圧である。

この図5に示すように、電源電圧端子VDDに印加される電圧が上昇する場合であっても下降する場合であっても、第1トランジスタQ1及び第2トランジスタQ2のオン、オフをするタイミングは、双方のトランジスタがオフとなる状態を経て遷移する。このため、これらの2つのトランジスタが同じタイミングでオンになることがない。

第1トランジスタQ1がオフ状態となる定常状態においては、第2トランジスタQ2のゲートに電源電圧端子VDDの電圧と第3ダイオード211のツェナー電圧の差の電圧が印加あされるため、図2の回路構成と比較すると、図4の回路構成においては第2トランジスタQ2のオン抵抗が高くなる。

また、VDD電圧が立ち上がった後の定常状態において、第1トランジスタQ1はオフ状態のため待機電流は流れず、同時オンを防止する駆動力差と低消費電力を両立することができる。実装例1と比較すると、第2トランジスタQ2をターンオンするための印加電圧が低くなるため第2トランジスタQ2のオン抵抗が大きくなる傾向だが、実装例1よりも少ない回路部品かつ、より低消費電力とすることができる特徴を有する。

また、電源電圧が立ち上がった後の定常状態において、第5トランジスタ210は、オフ状態のため、待機電流は流れず、第1トランジスタQ1と第2トランジスタQ2とが同時にオンすることを防止する駆動力差と、低消費電力とを両立することが可能となる。図4に示す構成は、図2に示す構成と比較すると第2トランジスタQ2をオンするための印加電圧が低くなるため、第2トランジスタQのオン抵抗が大きくなる傾向にあるが、実装例1よりも少ない回路部品、及び、より低い消費電力とすることが可能である。

(実装例3)
図6は、実装例3に係る半導体装置1の構成を示す回路図である。第1回路20は、基準電圧生成回路21と、電圧比較回路22と、を備える。第2回路30は、出力バッファ31を備える。

基準電圧生成回路21は、基準電圧Vrefを生成する。図6に一例が示されているが、この例には限られず、基準電圧Vrefを出力することができる回路として構成される回路であればよい。

電圧比較回路22は、基準電圧生成回路21が生成した電圧と、電源電圧端子VDDに印加されている電圧とを比較する。例えば、一般的な比較器の入力に対して、基準電圧生成回路21の出力と、電源電圧端子VDDと接地端子GNDとの間を所定の割合で按分する複数の抵抗間における電圧と、を入力することにより、形成される。電圧比較回路22は、第1トランジスタQ1の閾値電圧の絶対値より大きい電圧を検出して、出力バッファ31に出力する。

出力バッファ31は、電圧比較回路22の出力を制御して、第2トランジスタQ2のゲートに印加する。

図7は、一実装例に係る出力バッファ31を示す回路である。出力バッファ31は、例えば、第6トランジスタM1と、第7トランジスタM2と、第4抵抗R1と、第5抵抗R2と、を備える。

第6トランジスタM1は、p型MOSFETであり、ソースが電源電圧端子VDDと接続され、ゲートが電圧比較回路22の出力と接続される。

第7トランジスタM2は、n型MOSFETであり、ソースが接地端子GNDと接続され、ゲートが電圧比較回路22の出力と接続される。

第4抵抗R1は、第6トランジスタM1のドレインと出力端との間に接続される。

第5抵抗R2は、第7トランジスタM2のドレインと出力端との間に接続される。

第5抵抗R2の抵抗値は、第4抵抗R1の抵抗値よりも大きな値を有する。第4抵抗R1と第5抵抗R2の抵抗値をこのように設定することにより、第2トランジスタQ2をターンオフする場合の電流の経路における抵抗値よりも、第2トランジスタQ2をターンオンする場合の電流の経路における抵抗値を大きくすることができる。この結果、第2トランジスタQ2のターンオフの駆動力をターンオンの駆動力よりも高くすることが可能となる。

このような抵抗の構成により、電源電圧端子VDDに印加される電圧のスルーレートが高い場合、又は、電圧が振動するような場合においても、第1トランジスタQ1と第2トランジスタQ2とが同時にオンすることを回避することができる。

図8は、出力バッファ31の別の実装例を示す回路である。出力バッファ31は、例えば、第8トランジスタM3と、第9トランジスタM4と、を備える。

第8トランジスタM3は、p型MOSFETであり、ソースが電源電圧端子VDDと接続され、ゲートが電圧比較回路22の出力と接続される。

第9トランジスタM4は、n型MOSFETであり、ソースが接地端子GNDと接続され、ゲートが電圧比較回路22の出力と接続され、ドレインが第8トランジスタM8のドレインと接続される。

第8トランジスタM3と、第9トランジスタM4とは、上記からわかるように、CMOS(Complementary MOSFET:相補型MOS)を形成する。本実装例においては、一例として、第8トランジスタM3のゲート幅を第9トランジスタM4のゲート幅よりも大きく形成する。

このようなCMOSを形成することにより、第2トランジスタQ2がターンオフする経路におけるオン抵抗値よりも、第2トランジスタQ2がターンオンする経路におけるオン抵抗値を大きくすることができる。この結果、第2トランジスタQ2のターンオフの駆動力をターンオンの駆動力よりも高くすることが可能となる。

このような構成により、電源電圧端子VDDに印加される電圧のスルーレートが高い場合、又は、電圧が振動するような場合においても、第1トランジスタQ1と第2トランジスタQ2とが同時にオンすることを回避することができる。

図9は、電圧比較回路22の別の実装例を示す図である。この図に示すように、電圧比較回路として、ヒステリシスコンパレータを用いてもよい。

(実装例4)
図10は、実装例3に係る半導体装置1の構成を示す回路図である。図1の第1回路20、第2回路30に加え、半導体装置1はさらに、第3回路40を備える。

第3回路40は、VDD電源起動前であり、かつ、ドレイン端子DRAIN－ソース端子SOURCE間に電圧が掛かった場合に、半導体装置1の外部で電源電圧と接地電圧との間に接続されるキャパシタ50への充電電流の防止と、第1トランジスタQ1のゲートに印加される過電圧の防止を両立する回路である。

キャパシタ50に充電がされると、この充電された電圧に基づいて、半導体装置1の各構成要素に電流をながす。例えば、この電流は、ドレイン端子DRAIN、第1トランジスタQ1、電源電圧端子VDD、キャパシタ50、接地端子GND、第3回路40内の第1トランジスタQ1のスイッチングをする素子のボディダイオード、第1ダイオード10、ソース端子SOURCEの順番に流れようとする。第3回路40は、この電流を防止する。

図11は、第3回路40の一実装例を示す回路図である。第3回路40は、第1スイッチ400と、第2スイッチ401と、第6抵抗402と、第4ダイオード403と、第5ダイオード404と、を備える。

第1スイッチ400は、例えば、p型MOSFETであり、ソースが電源電圧端子VDDと接続され、ゲートがインバータ出力に、インバータ入力がゲート電圧印加端子GATEに接続される。

第2スイッチ401は、例えば、n型MOSFETであり、ソースが接地端子GNDと接続され、ゲートがインバータ出力に、インバータ入力がゲート電圧印加端子GATEに接続される。

第6抵抗402は、一端が第1スイッチ400のドレインと接続され、他端が第1トランジスタQ1のゲートと接続される。第6抵抗402は、第1トランジスタQ1のゲート電流を制御するゲート抵抗として動作する。

第4ダイオード403は、アノードが第1ダイオード10のアノード及び第1トランジスタQ1のゲートと接続され、カソードが電源電圧端子VDDと接続される。

第5ダイオード404は、アノードが第1スイッチ400のドレインと接続、かつ、第6抵抗402を介して第1トランジスタQ1のゲートと接続され、カソードが第2スイッチ401のドレインと接続される。

この構成によると、第1トランジスタQ1をターンオフするための第2スイッチ401のボディダイオードを通る電流は、第2スイッチ401と、第1スイッチ400及び第6抵抗402との間に接続される第5ダイオード404により防止することができる。また、この第5ダイオード404の接続により、第1トランジスタQ1のゲート電圧が接地電圧GNDよりも低い電圧となった場合に、第2スイッチ401のボディダイオードによりクランプすることができなくなるが、第4ダイオード403を第1トランジスタQ1のゲートと電源電圧端子VDDとの間に接続することにより防止することができる。

以上のように、本実装例に係る第3回路40によれば、キャパシタ50への充電電流の防止と、第1トランジスタQ1のゲート電圧の過電圧の防止を両立することができる。

(実装例5)
図12は、第3回路40の別の実装例を示す回路図である。第3回路40は、第1スイッチ400と、第2スイッチ401と、第6抵抗402と、第4ダイオード403と、第6ダイオード405と、を備える。

第6ダイオード405は、アノードが第1トランジスタQ1のゲートと接続され、カソードが第2スイッチ401のドレインと接続される。

第1トランジスタQ1をターンオフする第2スイッチ401のボディダイオードを通る電流は、第2スイッチ401と第1トランジスタQ1のゲート間に接続した第6ダイオード405により防止することができる。実装例4においては、ゲート抵抗が第1トランジスタQ1のターンオンとターンオフの双方のゲート電流経路にあるため、駆動力を独立に調整することが困難であるが、本実装例によれば、第6ダイオード405単体で第1トランジスタQ1のターンオンとターンオフのゲート電流経路を独立して駆動力を調整することが可能となり、かつ、上記の実装例と同様にキャパシタの充電電流を防止することが可能となる。

(実装例6)
図13は、第3回路40の別の実装例を示す回路図である。第3回路40は、第1スイッチ400と、第2スイッチ401と、第6抵抗402と、第4ダイオード403と、第3スイッチ406と、を備える。

第2スイッチ401は、例えば、n型MOSFETであり、ソースが第3スイッチ406とバックトゥバックで接続され、ゲートがインバータ出力に、インバータ入力がゲート電圧印加端子GATEに接続される。

第3スイッチ406は、例えば、n型MOSFETであり、ドレインが接地端子GNDと接続され、ゲートがゲート電圧印加端子GATEに接続され、ソースが第2スイッチ401のソースとバックトゥバックで接続される。

第1トランジスタQ1をターンオフする第2スイッチ401を通る電流は、第2スイッチ401と接地電位との間に接続される第3スイッチ406により双方向スイッチを形成することで防止することができる。前述の実装例5においては、第1トランジスタQ1をターンオフする場合には、ゲート電流経路にある第6ダイオード405の順方向電圧分だけターンオフの駆動力が弱くなるが、本実装例の構成により第1トランジスタQ1をターンオフする場合には、この電圧が第3スイッチ406のオン抵抗と、ゲート電流との積になるため、低いオン抵抗のスイッチ素子を第3スイッチ406として用いることにより、ターンオフの駆動力を強くすることができる。

これにより、第1トランジスタQ1のドレイン－ソース間に高い電圧スルーレートが印加された場合においても、第2スイッチ401と第3スイッチ406とによるターンオフ電流経路のインピーダンスを低く抑えることにより、第1トランジスタQ1の誤オンを防止することができる。

以上説明した各実施形態によれば、第1トランジスタQ1を駆動するためのゲート電流のループを大きくすることなく、適切に第1トランジスタQ1と第2トランジスタQ2の制御をして、ノーマリーオン駆動の第1トランジスタQ1をノーマリーオフ駆動とすることができる。この半導体装置1によれば、外部負荷、例えば、140V~400V程度といった高電圧が掛かる場合に対する高耐圧に対応し、かつ、安全にノーマリーオフ駆動するスイッチを形成することが可能となる。

なお、前述の各実施形態においては、第2トランジスタQ2は、半導体装置1の外部に備えられるものとしたが、半導体装置1に第2トランジスタQ2を備えていてもよい。この場合、半導体装置1は、第1トランジスタQ1のゲート、ソースと接続され、第1トランジスタQ1のドレイン電流を出力する出力端を備えていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1:半導体装置、
Q1:第1トランジスタ、Q2:第2トランジスタ、
10:第1ダイオード、
20:第1回路、
200:第1抵抗、201:第2ダイオード、202:第3トランジスタ、203:第2抵抗、
210:第5トランジスタ、211:第3ダイオード、
30:第2回路、
300:第4トランジスタ、301:第3抵抗

Claims

ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
一端が前記電源電圧に接続される、第１抵抗と、
ゲートが前記第１抵抗の他端に接続され、第１端が前記電源電圧に接続される、ｐ型の第３トランジスタと、
アノードが接地電圧に接続され、カソードが前記第３トランジスタのゲートに接続され、前記第１トランジスタのしきい値電圧の絶対値以上かつ前記電源電圧の定常値よりも低いツェナー電圧を有するツェナーダイオードである、第２ダイオードと、
一端が前記第３トランジスタの第２端に接続され、他端が前記接地電圧に接続される、第２抵抗と、
ゲートが前記第３トランジスタの第２端に接続され、第１端が前記電源電圧に接続され、第２端が前記第２トランジスタのゲートに接続される、ｐ型の第４トランジスタと、
一端が前記第４トランジスタの第２端に接続され、他端が前記接地電圧に接続される、第３抵抗と、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第２端が前記接地電圧に接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ダイオードのアノードに接続され、カソードが前記第１ＭＯＳＦＥＴの第１端に接続される、第４ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
第１端が電源電圧に接続され、ゲートが接地電圧に接続され、第２端が前記第２トランジスタのゲートに接続される、ノーマリーオン駆動する、ｎ型の第５トランジスタと、
アノードが前記接地電圧に接続され、カソードが前記第５トランジスタの第２端に接続され、前記第１トランジスタのしきい値電圧の絶対値以上かつ前記電源電圧から前記第２トランジスタのしきい値電圧の絶対値を減算した電圧よりも低いツェナー電圧を有するツェナーダイオードである、第３ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第２端が前記接地電圧に接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ダイオードのアノードに接続され、カソードが前記第１ＭＯＳＦＥＴの第１端に接続される、第４ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
基準電圧を発生させる、基準電圧発生回路と、
前記基準電圧と、電源電圧と、を比較する、電圧比較回路と、
前記電圧比較回路の出力端と、前記第２トランジスタのゲートとの間に接続される、バッファと、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第２端が接地電圧に接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ダイオードのアノードに接続され、カソードが前記第１ＭＯＳＦＥＴの第１端に接続される、第４ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
電源電圧と接地電圧とに接続され、前記電源電圧が所定電圧より高くなったこと及び前記電源電圧が前記所定電圧より低くなったことを出力する、第１回路と、
前記電源電圧と前記接地電圧と前記第１回路と前記第２トランジスタのゲートとに接続され、前記第１回路の出力に基づいて、前記第１トランジスタがオフした後で前記第２トランジスタをオンし、前記第１トランジスタがオンする前に前記第２トランジスタをオフする駆動をするための電圧を出力する、第２回路と、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第２端が前記接地電圧に接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ダイオードのアノードに接続され、カソードが前記第１ＭＯＳＦＥＴの第１端に接続される、第４ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
一端が前記電源電圧に接続される、第１抵抗と、
ゲートが前記第１抵抗の他端に接続され、第１端が前記電源電圧に接続される、ｐ型の第３トランジスタと、
アノードが接地電圧に接続され、カソードが前記第３トランジスタのゲートに接続され、前記第１トランジスタのしきい値電圧の絶対値以上かつ前記電源電圧の定常値よりも低いツェナー電圧を有するツェナーダイオードである、第２ダイオードと、
一端が前記第３トランジスタの第２端に接続され、他端が前記接地電圧に接続される、第２抵抗と、
ゲートが前記第３トランジスタの第２端に接続され、第１端が前記電源電圧に接続され、第２端が前記第２トランジスタのゲートに接続される、ｐ型の第４トランジスタと、
一端が前記第４トランジスタの第２端に接続され、他端が前記接地電圧に接続される、第３抵抗と、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第１端が前記第１ダイオードのアノードに接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ＭＯＳＦＥＴの第２端に接続され、カソードが前記接地電圧に接続される、第５ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
第１端が電源電圧に接続され、ゲートが接地電圧に接続され、第２端が前記第２トランジスタのゲートに接続される、ノーマリーオン駆動する、ｎ型の第５トランジスタと、
アノードが前記接地電圧に接続され、カソードが前記第５トランジスタの第２端に接続され、前記第１トランジスタのしきい値電圧の絶対値以上かつ前記電源電圧から前記第２トランジスタのしきい値電圧の絶対値を減算した電圧よりも低いツェナー電圧を有するツェナーダイオードである、第３ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第１端が前記第１ダイオードのアノードに接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ＭＯＳＦＥＴの第２端に接続され、カソードが前記接地電圧に接続される、第５ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
基準電圧を発生させる、基準電圧発生回路と、
前記基準電圧と、電源電圧と、を比較する、電圧比較回路と、
前記電圧比較回路の出力端と、前記第２トランジスタのゲートとの間に接続される、バッファと、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第１端が前記第１ダイオードのアノードに接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ＭＯＳＦＥＴの第２端に接続され、カソードが接地電圧に接続される、第５ダイオードと、
を備える、半導体装置。
ノーマリーオン駆動するｎ型の第１トランジスタであって、第１端がドレイン端子と接続され、第２端が電源電圧及びｐ型の第２トランジスタの第１端と接続され、前記第２トランジスタの第２端がソース端子に接続される、第１トランジスタをノーマリーオフ駆動させる半導体装置であって、
電源電圧と接地電圧とに接続され、前記電源電圧が所定電圧より高くなったこと及び前記電源電圧が前記所定電圧より低くなったことを出力する、第１回路と、
前記電源電圧と前記接地電圧と前記第１回路と前記第２トランジスタのゲートとに接続され、前記第１回路の出力に基づいて、前記第１トランジスタがオフした後で前記第２トランジスタをオンし、前記第１トランジスタがオンする前に前記第２トランジスタをオフする駆動をするための電圧を出力する、第２回路と、
アノードが前記第１トランジスタのゲートに接続され、カソードが第２トランジスタの第２端に接続される、第１ダイオードと、
ゲートにインバータを介した前記第１トランジスタをノーマリーオフ駆動においてオンする駆動電圧が入力され、第１端が前記第１ダイオードのアノードに接続される、ｎ型の第１ＭＯＳＦＥＴと、
アノードが前記第１ＭＯＳＦＥＴの第２端に接続され、カソードが前記接地電圧に接続される、第５ダイオードと、
を備える、半導体装置。
前記第１トランジスタは、ソースが前記電源電圧と接続されるＧａＮ（窒化ガリウム）を用いたＦＥＴであり、
前記第２トランジスタは、ソースが前記第１トランジスタのソースと接続される、ｐ型ＭＯＳＦＥＴである、
請求項１から請求項８のいずれか１項に記載の半導体装置。
前記電源電圧と前記接地電圧との間に直列に接続された第３抵抗および第４抵抗と、
前記第３抵抗と前記第４抵抗とに接続されたノードと前記接地電圧との間に直列に接続された第５抵抗およびスイッチと、
前記電圧比較回路の出力端子は、前記スイッチの制御入力端子に接続されている、請求項３又は請求項７に記載の半導体装置。
前記第１ダイオードと前記第４ダイオードとの間に接続された第６抵抗を有する、請求項１乃至請求項４のいずれか１項に記載の半導体装置。
前記第５ダイオードは、ゲートが前記第１ＭＯＳＦＥＴのゲートに接続され、第１端が前記第１ＭＯＳＦＥＴの第２端に接続され、第２端が接地電圧に接続される第２ＭＯＳＦＥＴのボディダイオードである、請求項５乃至請求項８のいずれか１項に記載の半導体装置。
前記第２ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴである、請求項１２に記載の半導体装置。