KR100763857B1 - 고전압 검출회로 - Google Patents

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Abstract

본 발명은 정전류 회로를 이용하여 제너 다이오드의 발열을 감소시켜 부품의 소형화 및 단가를 저감할 수 있도록 한 고전압 검출회로에 관한 것이다.
본 발명에 따른 고전압 검출회로는 입력전원을 버퍼링하는 연산증폭기와; 제 1 및 제 2 트랜지스터를 이용하여 상기 연산증폭기에서 출력되는 전류를 증폭하여 출력노드로 공급하는 전류 증폭부와; 제 3 트랜지스터와 제 1 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 정극성 전원전압을 인가하고, 제 4 트랜지스터와 제 2 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 부극성 전원전압을 인가하는 전원 인가부와; 상기 제 1 및 제 2 제너 다이오드 각각에 흐르는 전류를 제한하여 상기 제 3 및 제 4 트랜지스터 각각의 베이스 단자에 공급되는 전류를 일정하게 유지시키는 전류 제한부를 구비하는 것을 특징으로 한다.
이러한 구성에 의하여, 본 발명은 트랜지스터와 저항으로 구성된 정전류 회로를 이용하여 연산증폭기에 일정한 정극성 및 부극성 전원전압을 인가하기 위한 제너 다이오드에 흐르는 전류를 제한함으로써 제너 다이오드의 발열을 최소화하여 회로부품을 소형화할 수 있어 단가를 감소시킬 수 있다.

Description

고전압 검출회로{HIGH VOLTAGE DETECTING CIRCUIT}
도 1은 본 발명의 실시 예에 따른 고전압 검출회로를 나타낸 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 : 연산증폭기 120 : 전류 증폭부
122 : 정극성 전류 증폭부 124 : 부극성 전류 증폭부
140 : 전원 인가부 142 : 정극성 전원 인가부
144 : 부극성 전원 인가부 160 : 전류 제한부
162 : 제 1 전류 제한부 164 : 제 2 전류 제한부
본 발명은 고전압 검출회로에 관한 것으로, 특히 정전류 회로를 이용하여 제너 다이오드의 발열을 감소시켜 부품의 소형화 및 단가를 저감할 수 있도록 한 고전압 검출회로에 관한 것이다.
종래에는 반도체 소자의 특성검사에 사용되는 테스트 장치의 경우 반도체 소 자의 특성 중 30V 이상의 고전압 특성검사시 고가의 특수한 부품을 사용한 고전압 검출회로를 사용하게 된다.
즉, 종래의 고전압 검출회로는 특수한 목적으로 제작된 고가의 OP AMP(AT240)를 버퍼(Buffer)로 사용하여 OP AMP의 전원전압에 근접한 전압값을 버퍼링하는 회로를 사용함으로써 회로의 구성은 간단하나 OP AMP의 가격이 너무 비싸고 민감하여 미세한 단락이나 주변의 노이즈(Noise) 및 전원전압이 너무 높아 OP AMP의 상태가 조금만 불안해도 OP AMP가 오동작되어 회로의 기능이 상실되는 경우가 너무 많다.
또한, 종래의 고전압 검출회로는 제너 다이오드를 이용하여 OP AMP에 인가되는 정극성 전원전압 및 부극성 전원전압을 일정하게 하게 한다.
그러나, 종래의 고전압 검출회로는 30V 이상의 고전압 검출시 OP AMP에 인가되는 정극성 전원전압 및 부극성 전원전압을 일정하게 하기 위하여 제너 다이오드에는 굉장히 많은 흐르게 되어 많은 열이 발생하게 된다. 이렇게 많은 전류를 제어 다이오드에 흘리기 위해서 저항을 사용한다면 저항의 소비전력이 증가하게 된다.
또한, 종래의 고전압 검출회로는 제너 다이오드의 발열을 감소시키기 위해서는 부품의 크기가 증가해야 되므로 비용이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 정전류 회로를 이용하여 제너 다이오드의 발열을 감소시켜 부품의 소형화 및 단가를 저감할 수 있도록 한 고전압 검출회로를 제공하 는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 고전압 검출회로는 입력전원을 버퍼링하는 연산증폭기와; 제 1 및 제 2 트랜지스터를 이용하여 상기 연산증폭기에서 출력되는 전류를 증폭하여 출력노드로 공급하는 전류 증폭부와; 제 3 트랜지스터와 제 1 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 정극성 전원전압을 인가하고, 제 4 트랜지스터와 제 2 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 부극성 전원전압을 인가하는 전원 인가부와; 상기 제 1 및 제 2 제너 다이오드 각각에 흐르는 전류를 제한하여 상기 제 3 및 제 4 트랜지스터 각각의 베이스 단자에 공급되는 전류를 일정하게 유지시키는 전류 제한부를 구비하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 1을 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 고전압 검출회로는 입력전원(Vin)을 버퍼링하는 연산증폭기(100)와; 제 1 및 제 2 트랜지스터(Q1, Q2)를 이용하여 연산증폭기(100)에서 출력되는 전류를 증폭하여 출력노드(No)로 공급하는 전류 증폭부(120)와; 제 3 트랜지스터(Q3)와 제 1 제너 다이오드(ZD1)를 이용하여 출력노드(No)의 전압에 따라 연산증폭기(100)에 일정한 정극성 전원전압을 인가하고, 제 4 트랜지스터(Q4)와 제 2 제너 다이오드(ZD2)를 이용하여 출력노드(No)의 전압 에 따라 연산증폭기(100)에 일정한 부극성 전원전압을 인가하는 전원 인가부(140)와; 제 1 및 제 2 제너 다이오드(ZD1, ZD2)에 흐르는 전류를 제한하여 제 3 및 제 4 트랜지스터(Q3, Q4)의 베이스 단자에 공급되는 전류를 일정하게 유지시키는 전류 제한부(160)를 구비한다.
연산증폭기(100)는 전원 인가부(140)로부터 인가되는 정극성 및 부극성의 전원전압(VDD1, VDD2)을 이용하여 입력노드(Ni)에 인가되는 입력전원(Vin)만큼 출력단자(6)로 출력한다. 이때, 연산증폭기(100)의 전원단자(4번 핀 ~ 7번 핀)간의 전위차가 항상 10V를 유지하며 입력되는 전위차에 맞게 구동된다.
여기서, 연산증폭기(100)는 1:1 버퍼로써 동작하기 때문에 비반전 입력단자(+)와 반전 입력단자(-)는 가상접지를 이룬다.
이를 위해, 입력노드(Ni)에 접속된 비반전 입력단자(+)와 반전 입력단자(-)간에 역방향으로 제 1 다이오드(D1)가 접속되며, 순방향으로 제 2 다이오드(D2)가 접속된다. 즉, 제 1 다이오드(D1)의 캐소드 전극은 비반전 입력단자(+)에 전기적으로 접속되고, 애노드 전극은 반전 입력단자(-)에 전기적으로 접속된다. 제 2 다이오드(D2)의 캐소드 전극은 반전 입력단자(-)에 전기적으로 접속되고, 애노드 전극은 비반전 입력단자(+)에 전기적으로 접속된다.
이러한, 제 1 및 제 2 다이오드(D1, D2)는 비반전 입력단자(+)와 반전 입력단자(-)에 인가되는 전압을 서로 같도록 한다. 여기서, 입력노드(Ni)에 아주 빠른 고전압이 인가될 때 연산증폭기(100)의 응답특성이 늦어 양단자(+, -)간의 전위차가 발생되면 출력에 오버슈트 또는 언더슈트와 같은 과도 응답특성이 나타나게 된 다. 따라서, 제 1 및 제 2 다이오드(D1, D2)는 비반전 입력단자(+)와 반전 입력단자(-)간의 전압차가 다이오드의 순방향 전압 0.7V 이상을 넘지 않도록 하여 과도 특성을 방지하게 된다.
또한, 연산증폭기(100)의 입력노드(Ni)에 인가되는 입력전원(Vin)의 노이즈를 제거하기 위하여 입력노드(Ni)와 비반전 입력단자(+)간에 제 1 저항(R1)이 접속되고, 비반전 입력단자(+)와 비반전 입력단자(-)간에 제 1 커패시터(C1)와 제 2 저항(R2)이 직렬 접속된다. 그리고, 반전 입력단자(-)와 출력노드(No)간에 제 14 저항(R14)이 접속된다. 제 1 커패시터(C1)과 제 2 저항(R2) 및 제 14 저항(R14)은 입력전압에 대한 연산증폭기(100)의 응답속도를 향상시키기 위한 피드백 회로를 구성한다.
그리고, 연산증폭기(100)의 출력단자(6)에는 연산증폭기(100)의 출력전류를 제한하는 제 3 저항(R3)이 접속된다.
전류 증폭부(120)는 연산증폭기(100)의 정극성 전원단자(7)와 출력단자(6) 및 전원 인가부(140)에 접속된 정극성 전류 증폭부(122)와, 연산증폭기(100)의 부극성 전원단자(4)와 출력단자(6) 및 전원 인가부(140)에 접속된 부극성 전류 증폭부(124)로 구성된다.
정극성 전류 증폭부(122)는 제 4 저항(R4), 제 3 다이오드(D3), 제 1 트랜지스터(Q1), 제 5 저항(R5) 및 제 6 저항(R6)으로 구성된다.
제 1 트랜지스터(Q1)는 제 1 전원전압원(VDD1)에 접속된 제 1 전원노드(NV1)에 접속된 컬렉터 단자, 제 6 저항(R6)을 통해 출력노드(No)에 접속된 이미터 단자 및 제 4 저항(R4)을 통해 연산증폭기(100)의 정극성 전원단자(7)에 접속된 베이스 단자를 구비한다.
이러한, 제 1 트랜지스터(Q1)는 바이어스용 저항인 제 4 및 제 5 저항(R4, R5)에 따라 연산증폭기(100)에서 출력되는 정극성 전류를 증폭한다.
정극성 전류 증폭부(122)에서 제 3 다이오드(D3)는 제 1 및 제 2 트랜지스터(Q1, Q2)가 동시에 온(On)되어 트랜지스터가 파괴되는 것을 방지하는 역할을 하며, 제 6 저항(R6)은 제 1 및 제 2 트랜지스터(Q1, Q2)가 동시에 온(On)되어 제 1 및 제 2 트랜지스터(Q1, Q2)간의 쇼트(Short)을 방지하는 역할을 한다.
부극성 전류 증폭부(124)는 제 7 저항(R7), 제 4 다이오드(D4), 제 2 트랜지스터(Q2), 제 8 저항(R8) 및 제 9 저항(R9)으로 구성된다.
제 2 트랜지스터(Q2)는 제 2 전원전압원(VDD2)에 접속된 제 2 전원노드(NV2)에 접속된 컬렉터 단자, 제 9 저항(R9)을 통해 출력노드(No)에 접속된 이미터 단자 및 제 7 저항(R7)을 통해 연산증폭기(100)의 부극성 전원단자(4)에 접속된 베이스 단자를 구비한다.
이러한, 제 2 트랜지스터(Q2)는 바이어스용 저항인 제 7 및 제 8 저항(R7, R8)에 따라 연산증폭기(100)에서 출력되는 부극성 전류를 증폭한다.
부극성 전류 증폭부(124)에서 제 4 다이오드(D4)는 제 1 및 제 2 트랜지스터(Q1, Q2)가 동시에 온(On)되어 트랜지스터가 파괴되는 것을 방지하는 역할을 하며, 제 9 저항(R9)은 제 1 및 제 2 트랜지스터(Q1, Q2)가 동시에 온(On)되어 제 1 및 제 2 트랜지스터(Q1, Q2)간의 쇼트(Short)을 방지하는 역할을 한다.
전원 인가부(140)는 제 1 전원노드(NV1)와 연산증폭기(100)의 정극성 전원단자(7) 및 출력노드(No)에 접속된 정극성 전원 인가부(142)와, 제 2 전원노드(NV2)와 연산증폭기(100)의 부극성 전원단자(4) 및 출력노드(No)에 접속된 부극성 전원 인가부(144)로 구성된다.
정극성 전원 인가부(142)는 제 3 트랜지스터(Q3), 제 5 다이오드(D5) 및 제 1 제너 다이오드(ZD1)를 구비한다.
제 3 트랜지스터(Q3)는 제 1 전원노드(NV1)에 접속된 컬렉터 단자와 연산증폭기(100)의 정극성 전원단자(7)에 접속된 이미터 단자 및 제 5 다이오드(D5)의 캐소드 단자에 접속된 베이스 단자를 구비한다. 이러한, 제 3 트랜지스터(Q3)는 베이스 단자의 전압에 따라 제 1 전원노드(NV1) 상의 전압을 연산증폭기(100)의 정극성 전원단자(7)에 공급한다.
제 5 다이오드(D5)는 제 3 트랜지스터(Q3)의 베이스 단자와 제 1 제너 다이오드(ZD1)간에 접속되어 역방향 전류를 차단하는 역할을 한다.
제 1 제너 다이오드(ZD1)는 제 5 다이오드(D5)의 애노드 단자에 접속된 캐소드 단자와 출력노드(No)에 접속된 애노드 단자를 구비한다. 이러한, 제 1 제너 다이오드(ZD1)는 출력노드(No) 상의 전압이 변하더라도 항상 일정한 전압이 제 5 다이오드(D5)를 통해 제 3 트랜지스터(Q3)에 인가되도록 한다.
이러한, 정극성 전원 인가부(142)는 제 1 제너 다이오드(ZD1)를 이용하여 제 3 트랜지스터(Q3)의 베이스 단자에 인가되는 전압을 항상 일정하게 함으로써 제 1 제너 다이오드(ZD1)의 제너전압 이상의 전압이 연산증폭기(100)의 정극성 전원단자 (7)에 인가되지 못하도록 한다.
예를 들어, 연산증폭기(100)의 입력노드(Ni)에 +10V가 인가되면 연산증폭기(100)의 특성상 입력(+)의 전압을 유지하기 위해 출력은 입력(-)의 전압을 상승시켜 입력(+) 전압에 같아지도록 하는 특성이 있으므로 결국 출력전압이 10V가 된다. 이에 따라, 제 1 제너 다이오드(ZD1)의 캐소드 단자는 10V가 되고 애노드 단자는 제너전압이 걸리게 되므로 제 3 트랜지스터(Q3)의 베이스 단자에는 제 5 다이오드(D5)를 통해 제 1 제너 다이오드(ZD1)의 제너전압이 인가된다. 이에 따라, 제 3 트랜지스터(Q3)는 제너전압을 연산증폭기(100)의 정극성 전원단자(7)에 인가한다.
부극성 전원 인가부(144)는 제 4 트랜지스터(Q4), 제 6 다이오드(D6) 및 제 2 제너 다이오드(ZD2)를 구비한다.
제 4 트랜지스터(Q4)는 제 2 전원노드(NV2)에 접속된 컬렉터 단자와 연산증폭기(100)의 부극성 전원단자(4)에 접속된 이미터 단자 및 제 6 다이오드(D6)의 애노드 단자에 접속된 베이스 단자를 구비한다. 이러한, 제 4 트랜지스터(Q4)는 베이스 단자의 전압에 따라 제 2 전원노드(NV2) 상의 전압을 연산증폭기(100)의 부극성 전원단자(4)에 공급한다.
제 6 다이오드(D6)는 제 4 트랜지스터(Q4)의 베이스 단자와 제 2 제너 다이오드(ZD2)간에 접속되어 역방향 전류를 차단하는 역할을 한다.
제 2 제너 다이오드(ZD2)는 제 6 다이오드(D6)의 캐소드 단자에 접속된 애노드 단자와 출력노드(No)에 접속된 캐소드 단자를 구비한다. 이러한, 제 2 제너 다이오드(ZD2)는 출력노드(No) 상의 전압이 변하더라도 항상 일정한 전압이 제 6 다 이오드(D6)를 통해 제 4 트랜지스터(Q4)에 인가되도록 한다.
이러한, 부극성 전원 인가부(144)는 제 2 제너 다이오드(ZD2)를 이용하여 제 4 트랜지스터(Q4)의 베이스 단자에 인가되는 전압을 항상 일정하게 함으로써 제 2 제너 다이오드(ZD2)의 제너전압 이하의 전압이 연산증폭기(100)의 부극성 전원단자(4)에 인가되지 못하도록 한다.
예를 들어, 연산증폭기(100)의 입력노드(Ni)에 -10V가 인가되면 연산증폭기(100)의 특성상 입력(-)의 전압을 유지하기 위해 출력은 입력(+)의 전압을 상승시켜 입력(-) 전압에 같아지도록 하는 특성이 있으므로 결국 출력전압이 -10V가 된다. 이에 따라, 제 2 제너 다이오드(ZD2)의 캐소드 단자는 -10V가 되고 애노드 단자는 제너전압이 걸리게 되므로 제 4 트랜지스터(Q4)의 베이스 단자에는 제 6 다이오드(D6)를 통해 제 2 제너 다이오드(ZD2)의 제너전압이 인가된다. 이에 따라, 제 4 트랜지스터(Q4)는 제너전압을 연산증폭기(100)의 부극성 전원단자(4)에 인가한다.
전류 제한부(160)는 제 1 제너 다이오드(ZD1)에 흐르는 전류를 제한하는 제 1 전류 제한부(162)와, 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한하는 제 2 전류 제한부(164)를 구비한다.
제 1 전류 제한부(162)는 제 1 제너 다이오드(ZD1)의 캐소드 단자인 제 2 노드(N2)와 제 1 전원노드(NV1) 사이에 직렬 접속된 제 1 및 제 2 다이오드형 트랜지스터(T1, T2)를 구비한다.
제 1 다이오드형 트랜지스터(T1)는 전계 효과 트랜지스터(FET)로써 제 2 노 드(N2)에 공통으로 접속된 게이트 및 소스 단자와, 제 2 다이오드형 트랜지스터(T2)에 접속된 드레인 단자를 구비한다. 이때, 제 1 다이오드형 트랜지스터(T1)의 게이트 단자는 제 10 저항(R10)을 통해 제 2 노드(N2)에 접속된다. 이러한, 제 1 다이오드형 트랜지스터(T1)는 제 1 제너 다이오드(ZD1)에 흐르는 전류를 제한하는 제 1 정전류원으로 동작한다.
제 2 다이오드형 트랜지스터(T2)는 전계 효과 트랜지스터(FET)로써 제 1 다이오드형 트랜지스터(T1)의 드레인 단자인 제 3 노드(N3)에 공통으로 접속된 게이트 및 소스 단자와, 제 1 전원노드(NV1)에 접속된 드레인 단자를 구비한다. 이때, 제 2 다이오드형 트랜지스터(T2)의 게이트 단자는 제 11 저항(R11)을 통해 제 3 노드(N3)에 접속된다. 이러한, 제 2 다이오드형 트랜지스터(T2)는 제 1 제너 다이오드(ZD1)에 흐르는 전류를 제한하기 위하여 제 1 다이오드형 트랜지스터(T1)와 직렬 접속된 제 2 정전류원으로 동작한다.
이러한, 제 1 전류 제한부(162)는 제 1 및 제 2 다이오드형 트랜지스터(T1, T2)와 제 10 및 제 11 저항(R10, R11)을 이용하여 제 1 제너 다이오드(ZD1)에 흐르는 전류를 제한함으로써 제 1 제너 다이오드(ZD1)에서 발생되는 열을 최소화하게 된다. 이때, 제 1 전류 제한부(162)는 직렬 접속된 하나의 트랜지스터(T1, T2)와 하나의 저항(R10, R11)으로 구성된 2개의 정전류원 각각을 통해 열을 분산시킨다.
제 2 전류 제한부(164)는 제 2 제너 다이오드(ZD2)의 애노드 단자인 제 4 노드(N4)와 제 2 전원노드(NV2) 사이에 직렬 접속된 제 3 및 제 4 다이오드형 트랜지스터(T3, T4)를 구비한다.
제 3 다이오드형 트랜지스터(T3)는 전계 효과 트랜지스터(FET)로써 제 4 노드(N4)에 공통으로 접속된 게이트 및 소스 단자와, 제 4 다이오드형 트랜지스터(T4)에 접속된 드레인 단자를 구비한다. 이때, 제 3 다이오드형 트랜지스터(T3)의 게이트 단자는 제 12 저항(R12)을 통해 제 4 노드(N4)에 접속된다. 이러한, 제 3 다이오드형 트랜지스터(T3)는 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한하는 제 1 정전류원으로 동작한다.
제 4 다이오드형 트랜지스터(T4)는 전계 효과 트랜지스터(FET)로써 제 3 다이오드형 트랜지스터(T3)의 드레인 단자인 제 5 노드(N5)에 공통으로 접속된 게이트 및 소스 단자와, 제 2 전원노드(NV2)에 접속된 드레인 단자를 구비한다. 이때, 제 4 다이오드형 트랜지스터(T4)의 게이트 단자는 제 13 저항(R13)을 통해 제 5 노드(N5)에 접속된다. 이러한, 제 4 다이오드형 트랜지스터(T4)는 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한하기 위하여 제 3 다이오드형 트랜지스터(T3)와 직렬 접속된 제 2 정전류원으로 동작한다.
이러한, 제 2 전류 제한부(164)는 제 3 및 제 4 다이오드형 트랜지스터(T3, T4)와 제 12 및 제 13 저항(R12, R13)을 이용하여 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한함으로써 제 2 제너 다이오드(ZD2)에서 발생되는 열을 최소화하게 된다. 이때, 제 2 전류 제한부(164)는 직렬 접속된 하나의 트랜지스터(T3, T4)와 하나의 저항(R12, R13)으로 구성된 2개의 정전류원 각각을 통해 열을 분산시킨다.
이와 같은, 본 발명의 실시 예에 따른 고전압 검출회로는 30V 이상의 고전압 검출시 연산증폭기(100)에 일정한 정극성 및 부극성 전원전압을 인가하기 위한 제 1 제 2 제너 다이오드(ZD1, ZD2)에 흐르는 전류를 제 1 및 제 2 전류 제한부(162, 164)를 통해 일정하게 제한하게 된다.
따라서, 본 발명은 제 1 제 2 제너 다이오드(ZD1, ZD2)에 흐르는 전류를 제한함으로써 제 1 제 2 제너 다이오드(ZD1, ZD2)에서 발생되는 열을 최소화하여 회로부품을 소형화할 수 있어 단가를 감소시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 고전압 검출회로는 트랜지스터와 저항으로 구성된 정전류 회로를 이용하여 연산증폭기에 일정한 정극성 및 부극성 전원전압을 인가하기 위한 제너 다이오드에 흐르는 전류를 제한함으로써 제너 다이오드의 발열을 최소화하여 회로부품을 소형화할 수 있어 단가를 감소시킬 수 있다.

Claims (4)

  1. 입력전원을 버퍼링하는 연산증폭기와;
    제 1 및 제 2 트랜지스터를 이용하여 상기 연산증폭기에서 출력되는 전류를 증폭하여 출력노드로 공급하는 전류 증폭부,
    여기서, 상기 전류 증폭부는,
    제 3 저항을 통해 상기 연산증폭기의 출력단자에 접속된 제 1 노드와,
    상기 연산증폭기의 정극성 전원단자와 제 1 노드 및 상기 전원 인가부에 접속된 정극성 전류 증폭부와,
    상기 연산증폭기의 부극성 전원단자와 상기 제 1 노드 및 상기 전원 인가부에 접속된 부극성 전류 증폭부를 구비하며;
    제 3 트랜지스터와 제 1 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 정극성 전원전압을 인가하고, 제 4 트랜지스터와 제 2 제너 다이오드를 이용하여 상기 출력노드의 전압에 따라 상기 연산증폭기에 일정한 부극성 전원전압을 인가하는 전원 인가부,
    여기서 상기 전원인가부는,
    정극성 전원전압을 제공하는 제 1 전원전압원에 접속된 제 1 전원노드와 상기 연산증폭기의 정극성 전원단자 및 상기 출력노드에 접속된 정극성 전원 인가부와,
    부극성 전원전압을 제공하는 제 2 전원전압원에 접속된 제 2 전원노드와 상기 연산증폭기의 부극성 전원단자 및 상기 출력노드에 접속된 부극성 전원 인가부를 구비하며;
    상기 제 1 및 제 2 제너 다이오드 각각에 흐르는 전류를 제한하여 상기 제 3 및 제 4 트랜지스터 각각의 베이스 단자에 공급되는 전류를 일정하게 유지시키는 전류 제한부,
    여기서 상기 전류제한부는,
    상기 제 1 제너 다이오드에 흐르는 전류를 제한하는 제 1 전류 제한부와,
    상기 제 2 제너 다이오드에 흐르는 전류를 제한하는 제 2 전류 제한부를 포함하며;
    상기 연산증폭기의 비반전 입력단자와 반전 입력단자에 서로 다른 바이어스 방향으로 접속된 제 1 및 제 2 다이오드와; 및
    상기 비반전 입력단자와 상기 반전 입력단자 사이에 직렬 접속된 제 1 커패시터 및 제 1 저항과, 상기 반전 입력단자와 상기 출력노드 사이에 접속된 제 2 저항을 이용하여 상기 연산증폭기의 응답속도를 향상시키기 위한 피드백 회로;
    를 구비하는 것을 특징으로 하는 고전압 검출회로.
  2. 제 1 항에 있어서,
    상기 제 1 전류 제한부는,
    상기 제 1 제너 다이오드의 캐소드 단자인 제 2 노드와 상기 제 1 전원노드 사이에 직렬 접속된 제 1 및 제 2 다이오드형 트랜지스터와,
    상기 제 1 다이오드형 트랜지스터의 게이트 단자와 상기 제 2 노드간에 접속된 제 10 저항과,
    상기 제 2 다이오드형 트랜지스터의 게이트 단자와 상기 제 1 다이오드형 트랜지스터의 드레인 단자간에 접속된 제 11 저항을 구비하며;
    상기 제 2 전류 제한부는,
    상기 제 2 제너 다이오드의 애노드 단자인 제 3 노드와 상기 제 2 전원노드 사이에 직렬 접속된 제 3 및 제 4 다이오드형 트랜지스터와,
    상기 제 3 다이오드형 트랜지스터의 게이트 단자와 상기 제 3 노드간에 접속된 제 12 저항과,
    상기 제 4 다이오드형 트랜지스터의 게이트 단자와 상기 제 3 다이오드형 트랜지스터의 드레인 단자간에 접속된 제 13 저항을 구비하는 것을 특징으로 하는 고전압 검출회로.
  3. 제 2 항에 있어서,
    상기 다이오드형 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 고전압 검출회로.
  4. 삭제
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