JP7842673B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、発振回路を備える半導体装置およびその製造方法に好適に利用できるものである。
特開平９－４５９０６号公報（特許文献１）には、ソースドレイン領域の形成後にポケット領域を形成する技術が記載されている。
また、特開２０１９－９３４５号公報（特許文献２）には、発振回路を備える半導体装置に関する技術が記載されている。
特開平９－４５９０６号公報 特開２０１９－９３４５号公報
発振回路を備える半導体装置において、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、発振回路を備える半導体装置は、半導体基板と、前記半導体基板に形成された複数の第１ＭＩＳＦＥＴと、前記半導体基板に形成された複数の第２ＭＩＳＦＥＴとを含んでいる。前記複数の第１ＭＩＳＦＥＴのそれぞれは、ハロー領域を有するＭＩＳＦＥＴであり、前記複数の第２ＭＩＳＦＥＴのそれぞれは、ハロー領域を有していないＭＩＳＦＥＴである。前記複数の第２ＭＩＳＦＥＴは、前記発振回路に含まれるペアトランジスタに用いられている。
一実施の形態によれば、発振回路を備える半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 変形例の半導体装置の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図８と同じ半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１２と同じ半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１８と同じ半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 第１の変形例の半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 第２の変形例の半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３３と同じ半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 オシレータ回路の一部を示す回路図である。 一実施の形態の半導体装置の回路ブロック図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 半導体装置の製造工程を示す工程フロー図である。 ペアトランジスタの回路図である。 ペアトランジスタの回路図である。 ペアトランジスタの回路図である。 ペアトランジスタの回路図である。 ペアトランジスタのレイアウト例を示す平面図である。 ペアトランジスタのレイアウト例を示す平面図である。 ペアトランジスタのレイアウト例を示す平面図である。 図４７のレイアウトを適用した場合の半導体装置の要部断面図である。 図４７のレイアウトを適用した場合の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
＜半導体装置の構造について＞
図１および図２は、本実施の形態の半導体装置の要部平面図であり、図３は、本実施の形態の半導体装置の要部断面図であり、図１および図２のＡ１－Ａ１線の位置での断面図が図３に対応している。また、図４は、本実施の形態の半導体装置の要部平面図であり、図５および図６は、本実施の形態の半導体装置の要部断面図であり、図４のＡ２－Ａ２線の位置での断面図が図５に対応し、図４のＡ３－Ａ３線の位置での断面図が図６に対応している。
なお、図１、図２および図４などに示されるＸ方向、Ｙ方向およびＺ方向は、互いに直交する方向である。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面または裏面に平行な方向であり、すなわち水平方向である。Ｚ方向は、半導体基板ＳＢの厚さ方向である。また、Ｘ方向は、ゲート電極Ｇ１，Ｇ２，Ｇ３のゲート長方向に対応し、Ｙ方向は、ゲート電極Ｇ１，Ｇ２，Ｇ３のゲート幅方向に対応している。
図１と図２とは、互いに同じ平面領域が示されている。図１と図４とは、互いに異なる平面領域が示されている。理解を簡単にするために、図１では、ゲート電極Ｇ１の形成位置を点線で示し、素子分離領域ＳＴ、ｎ型半導体領域Ｄ１ａ，Ｓ１ａおよびｎ型半導体領域Ｄ１ｂ，Ｓ１ｂにそれぞれハッチングを付してある。また、図２では、ゲート電極Ｇ１の形成位置を点線で示し、素子分離領域ＳＴおよびｐ型ハロー領域ＨＡ１，ＨＡ２にそれぞれハッチングを付して示してある。また、図４では、ゲート電極Ｇ２，Ｇ３の形成位置を点線で示し、素子分離領域ＳＴ、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａおよびｎ型半導体領域Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂにそれぞれハッチングを付してある。
本実施の形態の半導体装置は、ハロー領域（ポケット領域）を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ハロー領域（ポケット領域）を有さないＭＩＳＦＥＴとを、それぞれ複数含んでいる。図１～図３には、ハロー領域（ポケット領域）を有するＭＩＳＦＥＴ１が形成された領域（活性領域）であるＭＩＳＦＥＴ形成領域１Ａの平面図（図１、図２）または断面図（図３）が示されている。また、図４および図５には、ハロー領域（ポケット領域）を有さないＭＩＳＦＥＴ２，３が形成された領域（活性領域）であるＭＩＳＦＥＴ形成領域２Ａ，３Ａの平面図（図４）または断面図（図５）が示されている。
なお、詳細は後述するが、本実施の形態の半導体装置は、オシレータ回路（発振回路）を有する半導体装置である。ハロー領域を有さないＭＩＳＦＥＴ２，３は、オシレータ回路に含まれるペアトランジスタを構成するＭＩＳＦＥＴとして用いられる。
以下では、ＭＩＳＦＥＴ１，２，３は、ｎチャネル型のトランジスタであるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタとすることもできる。
図１～図６に示されるように、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域ＳＴが形成されている。この素子分離領域ＳＴにより、ＭＩＳＦＥＴ１が形成される領域（活性領域）であるＭＩＳＦＥＴ形成領域１Ａと、ＭＩＳＦＥＴ２が形成される領域（活性領域）であるＭＩＳＦＥＴ形成領域２Ａと、ＭＩＳＦＥＴ３が形成される領域（活性領域）であるＭＩＳＦＥＴ形成領域３Ａとが規定される。
素子分離領域ＳＴは、半導体基板ＳＢの主面の溝内に埋め込まれている。ＭＩＳＦＥＴ形成領域１Ａ，２Ａ，３Ａのそれぞれは、平面視において、素子分離領域ＳＴによって囲まれている。図１、図２および図４には、ＭＩＳＦＥＴ形成領域１Ａ，２Ａ，３Ａのそれぞれの平面形状が、Ｘ方向に略平行な辺とＹ方向に略平行な辺とを有する長方形状である場合が示されている。なお、平面視とは、半導体基板ＳＢの主面に略平行な平面で見た場合に対応している。
素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法により形成されている。このため、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝に埋め込まれた絶縁体（絶縁膜）からなる。素子分離領域ＳＴは、主として酸化シリコンからなる。
ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢにｐ型ウエル（ｐ型のウエル領域）ＰＷ１が形成され、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢにｐ型ウエル（ｐ型のウエル領域）ＰＷ２が形成されている。ｐ型ウエルＰＷ１，ＰＷ２は、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１，ＰＷ２の底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深い。ＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとは、平面視において、素子分離領域ＳＴを介して互いに隣り合っており、ｐ型ウエルＰＷ２は、ＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとにわたって形成されている。このため、平面視において、ＭＩＳＦＥＴ形成領域２Ａ，３Ａはｐ型ウエルＰＷ２に内包されている。
以下、ＭＩＳＦＥＴ１，２，３の構成を説明する。
＜＜ＭＩＳＦＥＴ１の構成について＞＞
まず、ＭＩＳＦＥＴ１の構成を、図１～図３を参照して具体的に説明する。
ＭＩＳＦＥＴ１は、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＦ１を介して形成されたゲート電極Ｇ１と、平面視においてゲート電極Ｇ１の両側に形成されたソース・ドレイン（ソースまたはドレイン）用のｎ型半導体領域Ｓ１，Ｄ１と、を有している。
ゲート電極Ｇ１は、平面視においてＭＩＳＦＥＴ形成領域１Ａを横切るように、Ｙ方向に延在している。このため、ゲート電極Ｇ１は、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ上と、ＭＩＳＦＥＴ形成領域１Ａの周囲の素子分離領域ＳＴ上とにわたって、連続的に形成されている。ゲート絶縁膜ＧＦ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極Ｇ１との間に介在している。素子分離領域ＳＴとゲート電極Ｇ１との間にゲート絶縁膜ＧＦ１が介在する場合もあり得るが、素子分離領域ＳＴとゲート電極Ｇ１とは互いに接していてもよい。
ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）における、ゲート電極Ｇ１の下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ＭＩＳＦＥＴ１のチャネル形成領域は、半導体基板ＳＢの表層部に形成され、ゲート電極Ｇ１の下に存在するゲート絶縁膜ＧＦ１に隣接している。
ゲート電極Ｇ１の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜により形成されているが、単体膜により構成されていても、積層膜により構成されていてもよい。
平面視において、ゲート電極Ｇ１をＸ方向に挟むように、一対のｎ型半導体領域Ｄ１，Ｓ１が形成されており、そのうちの一方（ここではｎ型半導体領域Ｓ１）が、ＭＩＳＦＥＴ１のソース領域として機能し、他方（ここではｎ型半導体領域Ｄ１）が、ＭＩＳＦＥＴ１のドレイン領域として機能する。ｎ型半導体領域Ｄ１，Ｓ１は、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）内に形成されている。一対のｎ型半導体領域Ｄ１，Ｓ１は、ＬＤＤ（Lightly doped Drain）構造を有している。
このため、ｎ型半導体領域Ｓ１は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｓ１ａと、ｎ型半導体領域Ｓ１ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｓ１ｂとにより構成されている。また、ｎ型半導体領域Ｄ１は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｄ１ａと、ｎ型半導体領域Ｄ１ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｄ１ｂとにより構成されている。ｎ型半導体領域Ｄ１ｂの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域Ｄ１ａの不純物濃度（ｎ型不純物濃度）よりも高く、かつ、ｎ型半導体領域Ｓ１ｂの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域Ｓ１ａの不純物濃度（ｎ型不純物濃度）よりも高い。
ｎ型半導体領域Ｄ１ａ，Ｓ１ａはゲート電極Ｇ１に自己整合的に形成され、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂはゲート電極Ｇ１の側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、ｎ型半導体領域Ｄ１ａは、ゲート電極Ｇ１の一方の側壁上のサイドウォールスペーサＳＷの下に位置し、ｎ型半導体領域Ｓ１ａは、ゲート電極Ｇ１の他方の側壁上のサイドウォールスペーサＳＷの下に位置しており、ｎ型半導体領域Ｄ１ａとｎ型半導体領域Ｓ１ａとは、チャネル形成領域を挟んで互いに離間している（Ｘ方向に離間している）。そして、高濃度のｎ型半導体領域Ｄ１ｂ，Ｓ１ｂは、低濃度のｎ型半導体領域Ｄ１ａ，Ｓ１ａの外側（チャネル形成領域から離れる側）に形成されている。ｎ型半導体領域Ｄ１ｂは、チャネル形成領域からｎ型半導体領域Ｄ１ａの分だけ離間し（Ｘ方向に離間し）、かつｎ型半導体領域Ｄ１ａに隣接する位置に形成されている。ｎ型半導体領域Ｓ１ｂは、チャネル形成領域からｎ型半導体領域Ｓ１ａの分だけ離間し（Ｘ方向に離間し）、かつｎ型半導体領域Ｓ１ａに隣接する位置に形成されている。ｎ型半導体領域Ｄ１ａは、チャネル形成領域とｎ型半導体領域Ｄ１ｂとの間に介在し、また、ｎ型半導体領域Ｓ１ａは、チャネル形成領域とｎ型半導体領域Ｓ１ｂとの間に介在している。
ｎ型半導体領域Ｄ１，Ｓ１のそれぞれは、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）内に形成されているが、ゲート電極Ｇ１に沿うように、Ｙ方向に延在している。このため、ｎ型半導体領域Ｄ１を構成するｎ型半導体領域Ｄ１ａおよびｎ型半導体領域Ｄ１ｂは、それぞれ、ゲート電極Ｇ１に沿うように、Ｙ方向に延在し、また、ｎ型半導体領域Ｓ１を構成するｎ型半導体領域Ｓ１ａおよびｎ型半導体領域Ｓ１ｂは、それぞれ、ゲート電極Ｇ１に沿うように、Ｙ方向に延在している。
＜＜ＭＩＳＦＥＴ２の構成について＞＞
次に、ＭＩＳＦＥＴ２の構成を、図４～図６を参照して説明する。
ＭＩＳＦＥＴ２は、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ上（ｐ型ウエルＰＷ２上）にゲート絶縁膜ＧＦ２を介して形成されたゲート電極Ｇ２と、平面視においてゲート電極Ｇ２の両側に形成されたソース・ドレイン用のｎ型半導体領域Ｄ２，Ｓ２と、を有している。
ｎ型半導体領域Ｄ２，Ｓ２は、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）内に形成されている。ｎ型半導体領域Ｄ２は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｄ２ａと、ｎ型半導体領域Ｄ２ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｄ２ｂとにより構成されている。また、ｎ型半導体領域Ｓ２は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｓ２ａと、ｎ型半導体領域Ｓ２ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｓ２ｂとにより構成されている。
ゲート電極Ｇ２、ゲート絶縁膜ＧＦ２、ｎ型半導体領域Ｄ２、ｎ型半導体領域Ｄ２ａ、ｎ型半導体領域Ｄ２ｂ、ｎ型半導体領域Ｓ２、ｎ型半導体領域Ｓ２ａ、ｎ型半導体領域Ｓ２ｂおよびサイドウォールスペーサＳＷについての説明は、上記「ＭＩＳＦＥＴ１の構成について」での説明を適用できるので、ここではその繰り返しの説明は省略する。但し、上記「ＭＩＳＦＥＴ１の構成について」における説明を、この「ＭＩＳＦＥＴ１の構成について」の欄の説明として流用する際には、以下の読み替えを行う必要がある。すなわち、「ＭＩＳＦＥＴ１」を「ＭＩＳＦＥＴ２」と読み替え、「ＭＩＳＦＥＴ形成領域１Ａ」を「ＭＩＳＦＥＴ形成領域２Ａ」と読み替え、「ｐ型ウエルＰＷ１」を「ｐ型ウエルＰＷ２」と読み替え、「ゲート電極Ｇ１」を「ゲート電極Ｇ２」と読み替え、「ゲート絶縁膜ＧＦ１」を「ゲート絶縁膜ＧＦ２」と読み替える。また、「ｎ型半導体領域Ｄ１」を「ｎ型半導体領域Ｄ２」と読み替え、「ｎ型半導体領域Ｄ１ａ」を「ｎ型半導体領域Ｄ２ａ」と読み替え、「ｎ型半導体領域Ｄ１ｂ」を「ｎ型半導体領域Ｄ２ｂ」と読み替える。また、「ｎ型半導体領域Ｓ１」を「ｎ型半導体領域Ｓ２」と読み替え、「ｎ型半導体領域Ｓ１ａ」を「ｎ型半導体領域Ｓ２ａ」と読み替え、「ｎ型半導体領域Ｓ１ｂ」を「ｎ型半導体領域Ｓ２ｂ」と読み替える。
＜＜ＭＩＳＦＥＴ３の構成について＞＞
次に、ＭＩＳＦＥＴ３の構成を、図４～図６を参照して説明する。
ＭＩＳＦＥＴ２の構成とＭＩＳＦＥＴ３の構成とは、基本的には同じである。ＭＩＳＦＥＴ３は、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ上（ｐ型ウエルＰＷ２上）にゲート絶縁膜ＧＦ３を介して形成されたゲート電極Ｇ３と、平面視においてゲート電極Ｇ３の両側に形成されたソース・ドレイン用のｎ型半導体領域Ｄ３，Ｓ３と、を有している。
ｎ型半導体領域Ｄ３，Ｓ３は、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）内に形成されている。ｎ型半導体領域Ｄ３は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｄ３ａと、ｎ型半導体領域Ｄ３ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｄ３ｂとにより構成されている。また、ｎ型半導体領域Ｓ３は、低不純物濃度のｎ型半導体領域（エクステンション領域、低濃度領域）Ｓ３ａと、ｎ型半導体領域Ｓ３ａよりも高不純物濃度のｎ型半導体領域（高濃度領域）Ｓ３ｂとにより構成されている。
ゲート電極Ｇ３、ゲート絶縁膜ＧＦ３、ｎ型半導体領域Ｄ３、ｎ型半導体領域Ｄ３ａ、ｎ型半導体領域Ｄ３ｂ、ｎ型半導体領域Ｓ３、ｎ型半導体領域Ｓ３ａ、ｎ型半導体領域Ｓ３ｂおよびサイドウォールスペーサＳＷについての説明は、上記「ＭＩＳＦＥＴ１の構成について」での説明を適用できるので、ここではその繰り返しの説明は省略する。但し、上記「ＭＩＳＦＥＴ１の構成について」における説明を、この「ＭＩＳＦＥＴ３の構成について」の欄の説明として流用する際には、以下の読み替えを行う必要がある。すなわち、「ＭＩＳＦＥＴ１」を「ＭＩＳＦＥＴ３」と読み替え、「ＭＩＳＦＥＴ形成領域１Ａ」を「ＭＩＳＦＥＴ形成領域３Ａ」と読み替え、「ｐ型ウエルＰＷ１」を「ｐ型ウエルＰＷ２」と読み替え、「ゲート電極Ｇ１」を「ゲート電極Ｇ３」と読み替え、「ゲート絶縁膜ＧＦ１」を「ゲート絶縁膜ＧＦ３」と読み替える。また、「ｎ型半導体領域Ｄ１」を「ｎ型半導体領域Ｄ３」と読み替え、「ｎ型半導体領域Ｄ１ａ」を「ｎ型半導体領域Ｄ３ａ」と読み替え、「ｎ型半導体領域Ｄ１ｂ」を「ｎ型半導体領域Ｄ３ｂ」と読み替える。また、「ｎ型半導体領域Ｓ１」を「ｎ型半導体領域Ｓ３」と読み替え、「ｎ型半導体領域Ｓ１ａ」を「ｎ型半導体領域Ｓ３ａ」と読み替え、「ｎ型半導体領域Ｓ１ｂ」を「ｎ型半導体領域Ｓ３ｂ」と読み替える。
＜＜ｐ型ハロー領域について＞＞
ＭＩＳＦＥＴ１は、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成されたｐ型ハロー領域（ｐ型半導体領域、ｐ型ポケット領域）ＨＡ１，ＨＡ２を更に有している。それに対して、ＭＩＳＦＥＴ２およびＭＩＳＦＥＴ３は、ｐ型ハロー領域（ｐ型ポケット領域）を有していない。このため、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）とＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、ｐ型ハロー領域ＨＡ１，ＨＡ２に相当するものは形成されていない。以下に、ＭＩＳＦＥＴ１が有するｐ型ハロー領域ＨＡ１，ＨＡ２について説明する。
図３に示されるように、ｐ型ハロー領域ＨＡ１は、断面視（Ｙ方向に略垂直な断面視）において、ｎ型半導体領域Ｄ１ａを覆う（包む）ように形成されており、また、ｐ型ハロー領域ＨＡ２は、断面視（Ｙ方向に略垂直な断面視）において、ｎ型半導体領域Ｓ１ａを覆う（包む）ように形成されている。
このため、ｐ型ハロー領域ＨＡ１は、ｎ型半導体領域Ｄ１ａの側面（ｎ型半導体領域Ｓ１ａに対向する側面）および下面に隣接しており、また、ｐ型ハロー領域ＨＡ２は、ｎ型半導体領域Ｓ１ａの側面（ｎ型半導体領域Ｄ１ａに対向する側面）および下面に隣接している。ｐ型ハロー領域ＨＡ１，ＨＡ２のそれぞれの一部は、平面視においてゲート電極Ｇ１と重なっている。ｐ型ハロー領域ＨＡ１，ＨＡ２は、ｎ型半導体領域Ｄ１ａ，Ｓ１ａ，Ｄ１ｂ，Ｓ１ｂとは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高い。ｐ型ハロー領域ＨＡ１，ＨＡ２のｐ型不純物濃度は、例えば２×１０１７～１×１０１９ｃｍ３程度とすることができる。また、ｐ型ウエルＰＷ１のｐ型不純物濃度は、例えば１×１０１７～５×１０１８ｃｍ３程度とすることができる。
後述するように、ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入は、斜めイオン注入（傾斜イオン注入）を用いており、これにより、ｎ型半導体領域Ｄ１ａ，Ｓ１ａを覆う（包む）ようにｐ型ハロー領域ＨＡ１，ＨＡ２を形成することができる。なお、一般のイオン注入（垂直イオン注入）では、半導体基板ＳＢの主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板ＳＢの主面に対して垂直な方向から所定の角度傾斜した方向に不純物イオンを加速して打ち込む。
Ｘ方向において、ｎ型半導体領域Ｄ１ａとｐ型ハロー領域ＨＡ１とは隣接し、また、ｎ型半導体領域Ｓ１ａとｐ型ハロー領域ＨＡ２とは隣接している。ｐ型ハロー領域ＨＡ１のうち、ｎ型半導体領域Ｄ１ａとＸ方向に隣接する部分は、ゲート電極Ｇ１の下方に位置し、また、ｐ型ハロー領域ＨＡ２のうち、ｎ型半導体領域Ｓ１ａとＸ方向に隣接する部分は、ゲート電極Ｇ１の下方に位置している。別の見方をすると、ｐ型ハロー領域ＨＡ１のうち、ｎ型半導体領域Ｄ１ａとＸ方向に隣接する部分は、ゲート電極Ｇ１と平面視において重なっており、また、ｐ型ハロー領域ＨＡ２のうち、ｎ型半導体領域Ｓ１ａとＸ方向に隣接する部分は、ゲート電極Ｇ１と平面視において重なっている。ゲート電極Ｇ１の下方に位置するｐ型ハロー領域ＨＡ1，ＨＡ２（すなわちゲート電極Ｇ１と平面視で重なる部分のｐ型ハロー領域ＨＡ１，ＨＡ２）は、チャネル形成領域の一部として機能することができる。
＜＜ＭＩＳＦＥＴ１，２，３について＞＞
ＭＩＳＦＥＴ１のゲート絶縁膜ＧＦ１とＭＩＳＦＥＴ２のゲート絶縁膜ＧＦ２とＭＩＳＦＥＴ３のゲート絶縁膜ＧＦ３とは、同工程で形成されている。このため、ゲート絶縁膜ＧＦ１とゲート絶縁膜ＧＦ２とゲート絶縁膜ＧＦ３は、互いに同じ絶縁材料（例えば酸化シリコン）からなり、ゲート絶縁膜ＧＦ１の厚さとゲート絶縁膜ＧＦ２の厚さとゲート絶縁膜ＧＦ３の厚さは、互いに同じである。
ＭＩＳＦＥＴ１のゲート電極Ｇ１とＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とは、同工程で形成されている。すなわち、共通の導電膜（例えばポリシリコン膜）をパターニングすることにより、ゲート電極Ｇ１とゲート電極Ｇ２とゲート電極Ｇ３を形成している。このため、ゲート電極Ｇ１とゲート電極Ｇ２とゲート電極Ｇ３は、互いに同じ導電材料（例えばポリシリコン）からなり、ゲート電極Ｇ１の厚さとゲート電極Ｇ２とゲート電極Ｇ３の厚さは、互いに同じである。
ＭＩＳＦＥＴ１のｎ型半導体領域Ｄ１ａ，Ｓ１ａおよびｐ型ハロー領域ＨＡ１，ＨＡ２は、ゲート電極Ｇ１の形成後で、かつ、ゲート電極Ｇ１の側壁上にサイドウォールスペーサＳＷを形成する前に形成される。ｎ型半導体領域Ｄ１ａ，Ｓ１ａは、ｎ型不純物の垂直イオン注入により形成され、ｐ型ハロー領域ＨＡ１，ＨＡ２は、ｐ型不純物の斜めイオン注入により形成される。
ＭＩＳＦＥＴ２のｎ型半導体領域Ｄ２ａ，Ｓ２ａは、ゲート電極Ｇ２の形成後で、かつ、ゲート電極Ｇ２の側壁上にサイドウォールスペーサＳＷを形成する前に、ｎ型不純物の垂直イオン注入により形成される。ＭＩＳＦＥＴ３のｎ型半導体領域Ｄ３ａ，Ｓ３ａは、ゲート電極Ｇ３の形成後で、かつ、ゲート電極Ｇ３の側壁上にサイドウォールスペーサＳＷを形成する前に、ｎ型不純物の垂直イオン注入により形成される。
ＭＩＳＦＥＴ２はｐ型ハロー領域を有していないため、ゲート電極Ｇ２の形成後で、かつ、ゲート電極Ｇ２の側壁上にサイドウォールスペーサＳＷを形成する前に、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に対して、ｐ型不純物の斜めイオン注入は行われない。また、ＭＩＳＦＥＴ３はｐ型ハロー領域を有していないため、ゲート電極Ｇ３の形成後で、かつ、ゲート電極Ｇ３の側壁上にサイドウォールスペーサＳＷを形成する前に、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に対して、ｐ型不純物の斜めイオン注入は行われない。これは、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢおよびゲート電極Ｇ２，Ｇ３を覆い、かつ、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢおよびゲート電極Ｇ１を露出するようなフォトレジストパターンを形成した状態で、ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するための斜めイオン注入を行うことで、実現できる。
ｎ型半導体領域Ｄ２ｂ，Ｓ２ｂとｎ型半導体領域Ｄ３ｂ，Ｓ３ｂとは、同じイオン注入工程で形成されているため、ｎ型半導体領域Ｄ２ｂ，Ｓ２ｂの不純物濃度（ｎ型不純物濃度）とｎ型半導体領域Ｄ３ｂ，Ｓ３ｂの不純物濃度（ｎ型不純物濃度）は、互いに同じである。
＜＜半導体基板ＳＢ上の構造について＞＞
次に、半導体基板ＳＢ上の構造について説明する。
図３、図５および図６に示されるように、半導体基板ＳＢ上には、ゲート電極Ｇ１，Ｇ２，Ｇ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、層間絶縁膜ＩＬを形成することもできる。層間絶縁膜ＩＬの上面は平坦化されている。
層間絶縁膜ＩＬには、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電性のプラグ（コンタクトプラグ）ＰＧが形成されている（埋め込まれている）。プラグＰＧは複数設けられており、各プラグＰＧは層間絶縁膜ＩＬを貫通している。プラグＰＧは、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂおよびゲート電極Ｇ１，Ｇ２，Ｇ３のそれぞれ上に形成されている。ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂおよびゲート電極Ｇ１，Ｇ２，Ｇ３のそれぞれは、その上に配置されたプラグＰＧと電気的に接続されている。
なお、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂおよびゲート電極Ｇ１，Ｇ２，Ｇ３の各上部（表層部）に金属シリサイド層（図示せず）を形成した場合は、各プラグＰＧはその金属シリサイド層と接し、その金属シリサイド層を介して金属シリサイド層の下の各領域に電気的に接続される。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、アルミニウム配線に限定されず、他の金属材料を用いた配線、例えばタングステン配線または銅配線とすることもできる。各プラグＰＧは、配線Ｍ１と電気的に接続される。
層間絶縁膜ＩＬおよび配線Ｍ１よりも上層の構造については、ここではその図示および説明は省略する。実際には、更に上層の配線および絶縁膜が形成されている。
ここで、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とは、電気的に接続されている。図４および図６の場合は、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とは、ゲート電極Ｇ２上に配置されたプラグＰＧと、ゲート電極Ｇ３上に配置されたプラグＰＧと、それらをつなぐ配線Ｍ１（図６に示すゲート配線Ｍ１Ｇ）とを通じて、電気的に接続されている。なお、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とを電気的に接続する手法として、ゲート電極Ｇ２とゲート電極Ｇ３とを一体的に繋がるように形成することもでき、その場合を図７に示してある。図７は、本実施の形態の半導体装置の変形例の要部平面図であり、図４に対応するものである。図７の場合は、Ｙ方向に延在するゲート電極Ｇ２の一方の端部と、Ｙ方向に延在するゲート電極Ｇ３の一方の端部が、Ｘ方向に延在するゲート接続部ＧＣと一体的に接続されている。ゲート接続部ＧＣは、ゲート電極Ｇ２，Ｇ３と一体的に形成され、かつ、素子分離領域ＳＴ上に配置されている。これにより、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とは、ゲート接続部ＧＣを通じて電気的に接続される。この場合は、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とをゲート配線Ｍ１Ｇで接続しなくともよい。ゲート接続部ＧＣは、ゲート電極Ｇ２，Ｇ３と一体的に形成されているため、ゲート電極Ｇ２，Ｇ３と同工程で形成され、かつ、ゲート電極Ｇ２，Ｇ３と同じ材料（例えばポリシリコン）からなる。また、サイドウォールスペーサＳＷは、ゲート接続部ＧＣの側壁上にも形成される。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図８～図２１は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図８、図１０、図１２、図１４、図１６、図１８および図２０は、上記図３にほぼ相当する断面（上記図１のＡ１－Ａ１線の位置での断面）が示されており、また、図９、図１１、図１３、図１５、図１７、図１９および図２１は、上記図５にほぼ相当する断面（上記図４のＡ２－Ａ２線の位置での断面）が示されている。
半導体装置を製造するには、図８および図９に示されるように、まず、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、素子分離領域ＳＴを形成する。素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、ＳＴＩ法により形成することができる。
次に、図１０および図１１に示されるように、イオン注入法を用いて、半導体基板ＳＢにｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２を形成する。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じイオン注入工程で形成することができ、その場合は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）とｐ型ウエルＰＷ２の不純物濃度（ｐ型不純物濃度）とは、実質的に同じである。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成され、平面視において、ＭＩＳＦＥＴ形成領域１Ａはｐ型ウエルＰＷ１に内包され、ＭＩＳＦＥＴ形成領域２Ａ，３Ａはｐ型ウエルＰＷ２に内包される。
次に、図１０および図１１に示されるように、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＦ１を介してゲート電極Ｇ１を形成し、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＦ２を介してゲート電極Ｇ２を形成し、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＦ３を介してゲート電極Ｇ３を形成する。この工程は、例えば次のようにして行うことができる。
すなわち、半導体基板ＳＢの主面上にゲート絶縁膜用の絶縁膜を形成してから、その上にゲート電極Ｇ１，Ｇ２，Ｇ３形成用の導電体膜（例えばポリシリコン膜）を形成し、その後、その導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極Ｇ１，Ｇ２，Ｇ３を形成する。ゲート電極Ｇ１，Ｇ２，Ｇ３のそれぞれ下に残存する絶縁膜（ゲート絶縁膜用の絶縁膜）が、ゲート絶縁膜（ＧＦ１，ＧＦ２，ＧＦ３）となる。このため、ゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３のそれぞれの厚さは、互いに同じになり、また、ゲート電極Ｇ１，Ｇ２，Ｇ３のそれぞれの厚さは、互いに同じになる。
次に、図１２および図１３に示されるように、ｎ型不純物の垂直イオン注入により、ｎ型半導体領域Ｄ１ａ，Ｓ１ａ，Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成する。
このイオン注入では、ゲート電極Ｇ１，Ｇ２，Ｇ３がマスク（イオン注入阻止マスク）として機能することができる。このため、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ｎ型半導体領域Ｄ１ａ，Ｓ１ａはゲート電極Ｇ１の両側に形成される。また、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ｎ型半導体領域Ｄ２ａ，Ｓ２ａはゲート電極Ｇ２の両側に形成される。また、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ｎ型半導体領域Ｄ３ａ，Ｓ３ａはゲート電極Ｇ３の両側に形成される。半導体基板ＳＢにおけるゲート電極Ｇ１，Ｇ２，Ｇ３の直下の領域には、不純物は注入されない。ｎ型半導体領域Ｄ１ａ，Ｓ１ａとｎ型半導体領域Ｄ２ａ，Ｓ２ａとｎ型半導体領域Ｄ３ａ，Ｓ３ａとは、同じイオン注入工程で形成することができ、その場合は、それらの不純物濃度（ｎ型不純物濃度）は互いに同じになる。
また、ゲート電極Ｇ１，Ｇ２，Ｇ３を形成した後に半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンが形成されている状態で、ｎ型半導体領域Ｄ１ａ，Ｓ１ａ，Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成するためのイオン注入を行うこともできる。その場合は、ＭＩＳＦＥＴ形成領域１Ａ，２Ａ，３Ａはフォトレジストパターンで覆われないようにしておけばよい。そのフォトレジストパターンは、ｎ型半導体領域Ｄ１ａ，Ｓ１ａ，Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成した後に、除去する。
次に、図１４および図１５に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、ＭＩＳＦＥＴ形成領域２Ａ，３Ａを覆い、かつＭＩＳＦＥＴ形成領域１Ａを露出するように、形成される。なお、ＭＩＳＦＥＴ形成領域１Ａは、半導体基板ＳＢにおけるＭＩＳＦＥＴ１を形成すべき領域とみなすことができる。また、ＭＩＳＦＥＴ形成領域２Ａは、半導体基板ＳＢにおけるＭＩＳＦＥＴ２を形成すべき領域とみなすことができる。また、ＭＩＳＦＥＴ形成領域３Ａは、半導体基板ＳＢにおけるＭＩＳＦＥＴ３を形成すべき領域とみなすことができる。
次に、図１４および図１５に示されるように、ｐ型不純物の斜めイオン注入により、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｐ型ハロー領域ＨＡ１，ＨＡ２を形成する。
このイオン注入では、ゲート電極Ｇ１がマスク（イオン注入阻止マスク）として機能することができるが、斜めイオン注入を行っているため、ｐ型ハロー領域ＨＡ１は、ｎ型半導体領域Ｄ１ａを包み込む（覆う）ように形成され、ｐ型ハロー領域ＨＡ２は、ｎ型半導体領域Ｓ１ａを包み込む（覆う）ように形成される。ｐ型ハロー領域ＨＡ１，ＨＡ２のそれぞれの一部は、ゲート電極Ｇ１の直下に位置する（すなわち平面視においてゲート電極Ｇ１に重なる）ことになる。ｐ型ハロー領域ＨＡ１とｐ型ハロー領域ＨＡ２とは、Ｙ方向に離間している。ｐ型ハロー領域ＨＡ１，ＨＡ２は、ｐ型ウエルＰＷと同じ導電型であるが、ｐ型ウエルＰＷよりもｐ型不純物濃度が高い。
ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入では、フォトレジストパターンＰＲ１もマスク（イオン注入阻止マスク）として機能することができるため、このイオン注入では、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、ｐ型不純物は注入されない。ゲート電極Ｇ１，Ｇ２，Ｇ３を形成した後で、かつ、サイドウォールスペーサＳＷを形成する前に、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、ｐ型ウエルＰＷ２と同じ導電型の不純物（ｐ型不純物）はイオン注入されない。このため、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、ｐ型ハロー領域（ｐ型ハロー領域ＨＡ１，ＨＡ２に相当するもの）は形成されない。
ｐ型ハロー領域ＨＡ１，ＨＡ２を形成した後、フォトレジストパターンＰＲ１はアッシングなどにより除去する。
次に、図１６および図１７に示されるように、ゲート電極Ｇ１，Ｇ２，Ｇ３の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などからなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＢの主面全面上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積してから、それを異方性エッチング技術を用いてエッチバックすることにより、形成することができる。
次に、図１８および図１９に示されるように、ｎ型不純物のイオン注入（好ましくは垂直イオン注入）により、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂを形成する。
このイオン注入では、ゲート電極Ｇ１，Ｇ２，Ｇ３およびサイドウォールスペーサＳＷがマスク（イオン注入阻止マスク）として機能することができる。このため、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂは、ゲート電極Ｇ１とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側に形成される。また、ＭＩＳＦＥＴ形成領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ｎ型半導体領域Ｄ２ｂ，Ｓ２ｂは、ゲート電極Ｇ２とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側に形成される。また、ＭＩＳＦＥＴ形成領域３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ｎ型半導体領域Ｄ３ｂ，Ｓ３ｂは、ゲート電極Ｇ３とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側に形成される。半導体基板ＳＢにおいて、ゲート電極Ｇ１，Ｇ２，Ｇ３の直下とサイドウォールスペーサＳＷの直下の領域には、不純物は注入されない。
ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂのｎ型不純物濃度は、ｎ型半導体領域Ｄ１ａ，Ｓ１ａのｎ型不純物濃度よりも高く、ｎ型半導体領域Ｄ２ｂ，Ｓ２ｂのｎ型不純物濃度は、ｎ型半導体領域Ｄ２ａ，Ｓ２ａのｎ型不純物濃度よりも高く、ｎ型半導体領域Ｄ３ｂ，Ｓ３ｂのｎ型不純物濃度は、ｎ型半導体領域Ｄ３ａ，Ｓ３ａのｎ型不純物濃度よりも高い。ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂとｎ型半導体領域Ｄ２ｂ，Ｓ２ｂとｎ型半導体領域Ｄ３ｂ，Ｓ３ｂとは、同じイオン注入工程で形成することができ、その場合は、それらの不純物濃度（ｎ型不純物濃度）は互いに同じになる。
次に、必要に応じて、これまでのイオン注入で導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、ＭＩＳＦＥＴ１，２，３が形成される。
次に、必要に応じて、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂおよびゲート電極Ｇ１，Ｇ２，Ｇ３の各上部（上層部）に、金属シリサイド層（図示せず）を形成する。
次に、上記図２０および図２１に示されるように、半導体基板ＳＢの主面上に、ゲート電極Ｇ１，Ｇ２，Ｇ３およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬの形成後、層間絶縁膜ＩＬの上面をＣＭＰ法で研磨するなどして、層間絶縁膜ＩＬの平坦性を高めることもできる。
次に、層間絶縁膜ＩＬにコンタクトホールを形成してから、コンタクトホール内にプラグＰＧを形成する。
次に、層間絶縁膜ＩＬ上に、配線Ｍ１を形成する。その後、更に上層の層間絶縁膜や配線が形成されるが、ここではその図示および説明は省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の製造工程の変形例について＞
次に、本実施の形態の半導体装置の製造工程の第１の変形例について、図２２～図２８を参照して説明する。ここでは、ＭＩＳＦＥＴ１，２，３と抵抗素子（ポリシリコン抵抗素子）ＰＳとを有する半導体装置を製造する場合について説明する。図２２～図２８のうち、図２２、図２５および図２８は、抵抗素子ＰＳが形成される領域（平面領域）である抵抗素子形成領域５Ａの断面図が示されている。また、図２２～図２８のうち、図２３および図２６は、上記図３にほぼ相当する断面（上記図１のＡ１－Ａ１線の位置での断面）が示されており、また、図２４および図２７は、上記図５にほぼ相当する断面（上記図４のＡ２－Ａ２線の位置での断面）が示されている。
図２２は、上記図１０および図１１と同じ工程段階を示す抵抗素子形成領域５Ａの断面図であり、素子分離領域ＳＴ上に抵抗素子ＰＳが形成された状態が示されている。抵抗素子ＰＳは、ポリシリコンからなり、ゲート電極Ｇ１，Ｇ２，Ｇ３と同工程で形成される。具体的には、半導体基板ＳＢの主面上にゲート絶縁膜用の絶縁膜を形成した後、ゲート電極形成用と抵抗素子形成用途とを兼ねたポリシリコン膜を形成し、その後、そのポリシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極Ｇ１，Ｇ２，Ｇ３と抵抗素子ＰＳとを一緒に形成することができる。
ゲート電極Ｇ１，Ｇ２，Ｇ３および抵抗素子ＰＳを形成した後、図２３～図２５に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＰＲ２を形成する。フォトレジストパターンＰＲ２は、ＭＩＳＦＥＴ形成領域２Ａ，３Ａおよび抵抗素子形成領域５Ａを覆い、かつＭＩＳＦＥＴ形成領域１Ａを露出するように、形成される。抵抗素子形成領域５Ａは、半導体基板ＳＢにおける抵抗素子ＰＳを形成すべき領域とみなすことができる。抵抗素子ＰＳは、フォトレジストパターンＰＲ２で覆われる。
次に、図２３～図２５に示されるように、ｎ型不純物の垂直イオン注入により、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成する。ｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成するためのイオン注入では、フォトレジストパターンＰＲ２もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）と抵抗素子形成領域５Ａの抵抗素子ＰＳには、ｎ型不純物は注入されない。
次に、図２３～図２５に示されるように、ｐ型不純物の斜めイオン注入により、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｐ型ハロー領域ＨＡ１，ＨＡ２を形成する。ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入では、フォトレジストパターンＰＲ２もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）と抵抗素子形成領域５Ａの抵抗素子ＰＳには、ｐ型不純物は注入されない。
なお、ｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成するための垂直イオン注入と、ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するための斜めイオン注入は、どちらが先でもよい。
次に、フォトレジストパターンＰＲ２をアッシングなどにより除去した後、図２６～図２８に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＰＲ３を形成する。フォトレジストパターンＰＲ３は、ＭＩＳＦＥＴ形成領域１Ａを覆い、かつ、ＭＩＳＦＥＴ形成領域２Ａ，３Ａおよび抵抗素子形成領域５Ａを露出するように、形成される。抵抗素子ＰＳは、フォトレジストパターンＰＲ３で覆われずに、露出される。
次に、図２６～図２８に示されるように、ｎ型不純物の垂直イオン注入により、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成する。この際、抵抗素子ＰＳはフォトレジストパターンＰＲ３で覆われずに露出されているため、抵抗素子ＰＳにもｎ型不純物が注入される。これにより、抵抗素子ＰＳは、抵抗素子として適した不純物濃度に調整される。ｎ型半導体領域Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂは、同じイオン注入工程で形成することができるため、それらの不純物濃度（ｎ型不純物濃度）は互いに同じになる。ｎ型半導体領域Ｄ１ａ，Ｓ１ａの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａの不純物濃度（ｎ型不純物濃度）と相違していてもよい。また、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成するためのイオン注入では、フォトレジストパターンＰＲ３もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）には、ｎ型不純物は注入されない。その後、フォトレジストパターンＰＲ３はアッシングなどにより除去する。
次に、上記図１６および図１７のように、ゲート電極Ｇ１，Ｇ２，Ｇ３の側壁上にサイドウォールスペーサＳＷを形成する。ここでは図示しないが、サイドウォールスペーサＳＷは、抵抗素子ＰＳの側壁上にも形成される。その後の工程は、上記図１８～図２１を参照して説明した工程とほぼ同様であるので、ここではその繰り返しの説明は省略する。但し、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂを形成するためのイオン注入は、抵抗素子形成領域５Ａの抵抗素子ＰＳを覆い、かつＭＩＳＦＥＴ形成領域１Ａ，２Ａ，３Ａを露出するようなフォトレジストパターンを形成した状態で行うことが好ましい。これにより、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂを形成するためのイオン注入工程で、抵抗素子ＰＳにｎ型不純物が注入されるのを防ぐことができる。
第１の変形例の製造工程の場合は、ハロー領域を有さないＭＩＳＦＥＴ２，３のｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成するためのイオン注入と、抵抗素子ＰＳに不純物を導入するためのイオン注入とを、共通のイオン注入によって行っている。また、第１の変形例の製造工程の場合は、ＭＩＳＦＥＴ形成領域１Ａにｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入工程において、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢへのイオン注入を阻止するためのフォトレジストパターンＰＲ２と、抵抗素子ＰＳへのイオン注入を阻止するためのフォトレジストパターンＰＲ２とは、共通である。このため、第１の変形例の製造工程の場合は、もしもハロー領域を有さないＭＩＳＦＥＴ２，３を形成しなかったとしても、必要なイオン注入工程の数は変わらず、また、フォトレジストパターンの形成回数も変わらない。すなわち、ハロー領域を有するＭＩＳＦＥＴ１と抵抗素子ＰＳとを有する半導体装置を製造する場合は、第１の変形例の製造工程を適用すれば、製造工程数の増加を招くことなく、ハロー領域を有さないＭＩＳＦＥＴ２，３も一緒に形成することができる。このため、第１の変形例の製造工程の場合は、製造工程数を抑制しながら（従って半導体装置の製造コストを抑制しながら）、ハロー領域を有するＭＩＳＦＥＴ１と、ハロー領域を有さないＭＩＳＦＥＴ２，３と、抵抗素子ＰＳとを有する半導体装置を、製造することができる。
次に、本実施の形態の半導体装置の製造工程の第２の変形例について、図２９～図３６を参照して説明する。ここでは、ＭＩＳＦＥＴ１，２，３と高耐圧のＭＩＳＦＥＴ４とを有する半導体装置を製造する場合について説明する。図２９～図３６のうち、図２９、図３１、図３３および図３５は、図の左側に上記ＭＩＳＦＥＴ形成領域１Ａの断面図（上記図１のＡ１－Ａ１線の位置での断面）が示され、図の右側に高耐圧のＭＩＳＦＥＴ４が形成される領域（活性領域）である高耐圧ＭＩＳＦＥＴ形成領域４Ａの断面図が示されている。また、図２９～図３６のうち、図３０、図３２、図３４および図３６は、上記図５にほぼ相当する断面図（上記図４のＡ２－Ａ２線の位置での断面）が示されている。
図２９および図３０は、上記図１０および図１１に相当する工程段階が示されており、ゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４を形成した段階が示されている。高耐圧ＭＩＳＦＥＴ形成領域４Ａでは、半導体基板ＳＢにｐ型ウエルＰＷ４が形成され、半導体基板ＳＢ上（ｐ型ウエルＰＷ４上）にゲート絶縁膜ＧＦ４を介してゲート電極Ｇ４が形成されている。高耐圧のＭＩＳＦＥＴ４のゲート絶縁膜ＧＦ４の厚さは、ＭＩＳＦＥＴ１，２，３のゲート電極ＧＦ１，ＧＦ２，ＧＦ３のそれぞれの厚さよりも厚い。これにより、ＭＩＳＦＥＴ４の耐圧を、ＭＩＳＦＥＴ１，２，３のそれぞれの耐圧よりも高くすることができる。
高耐圧のＭＩＳＦＥＴ４のゲート電極Ｇ４は、ゲート電極Ｇ１，Ｇ２，Ｇ３と同工程で形成することができる。具体的には、ＭＩＳＦＥＴ形成領域１Ａ，２Ａ，３Ａの半導体基板ＳＢ上にゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３用の絶縁膜を形成し、高耐圧ＭＩＳＦＥＴ形成領域４Ａの半導体基板ＳＢ上にゲート絶縁膜ＧＦ４用の絶縁膜（ゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３用の絶縁膜よりも厚い絶縁膜）を形成した後、ゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４形成用の導電膜（例えばポリシリコン膜）を形成する。その後、その導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４を形成することができる。これにより、ゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３のそれぞれの厚さは、互いに同じになるが、ゲート絶縁膜ＧＦ４は、ＭＩＳＦＥＴ１，２，３のゲート電極ＧＦ１，ＧＦ２，ＧＦ３のそれぞれよりも厚くなる。また、ゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４のそれぞれの厚さは、互いに同じになる。
次に、図３１および図３２に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＰＲ４を形成する。フォトレジストパターンＰＲ４は、ＭＩＳＦＥＴ形成領域２Ａ，３Ａ，４Ａを覆い、かつＭＩＳＦＥＴ形成領域１Ａを露出するように、形成される。なお、高耐圧ＭＩＳＦＥＴ形成領域４Ａは、半導体基板ＳＢにおける高耐圧のＭＩＳＦＥＴ４を形成すべき領域とみなすことができる。
次に、図３１および図３２に示されるように、ｎ型不純物の垂直イオン注入により、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成する。ｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成するためのイオン注入では、フォトレジストパターンＰＲ４もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域２Ａ，３Ａ，４Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２，ＰＷ４）には、ｎ型不純物は注入されない。
次に、図３１および図３２に示されるように、ｐ型不純物の斜めイオン注入により、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｐ型ハロー領域ＨＡ１，ＨＡ２を形成する。ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入では、フォトレジストパターンＰＲ４もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域２Ａ，３Ａ，４Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２，ＰＷ４）には、ｐ型不純物は注入されない。
なお、ｎ型半導体領域Ｄ１ａ，Ｓ１ａを形成するための垂直イオン注入と、ｐ型ハロー領域ＨＡ１，ＨＡ２を形成するための斜めイオン注入は、どちらが先でもよい。
次に、フォトレジストパターンＰＲ４をアッシングなどにより除去した後、図３３および図３４に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＰＲ５を形成する。フォトレジストパターンＰＲ５は、ＭＩＳＦＥＴ形成領域１Ａを覆い、かつ、ＭＩＳＦＥＴ形成領域２Ａ，３Ａ，４Ａを露出するように、形成される。
次に、図３３および図３４に示されるように、ｎ型不純物の垂直イオン注入により、ＭＩＳＦＥＴ形成領域２Ａ，３Ａ，４Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２，ＰＷ４）にｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａ，Ｄ４ａ，Ｓ４ａを形成する。高耐圧ＭＩＳＦＥＴ形成領域４Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ４）において、ｎ型半導体領域Ｄ４ａ，Ｓ４ａはゲート電極Ｇ４の両側に形成される。ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａ，Ｄ４ａ，Ｓ４ａは、同じイオン注入工程で形成することができるため、それらの不純物濃度（ｎ型不純物濃度）は互いに同じになる。ｎ型半導体領域Ｄ１ａ，Ｓ１ａの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａ，Ｄ４ａ，Ｓ４ａの不純物濃度（ｎ型不純物濃度）と相違していてもよい。また、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａ，Ｄ４ａ，Ｓ４ａを形成するためのイオン注入では、フォトレジストパターンＰＲ５もマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）には、ｎ型不純物は注入されない。その後、フォトレジストパターンＰＲ５はアッシングなどにより除去する。
次に、図３５および図３６に示されるように、ゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４の側壁上にサイドウォールスペーサＳＷを形成する。
次に、図３５および図３６に示されるように、ｎ型不純物のイオン注入（好ましくは垂直イオン注入）により、ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂ，Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂ，Ｄ４ａ，Ｓ４ａを形成する。ｎ型半導体領域Ｄ４ｂ，Ｓ４ｂは、高耐圧ＭＩＳＦＥＴ形成領域４Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ４）において、ゲート電極Ｇ４とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側に形成される。ｎ型半導体領域Ｄ４ｂ，Ｓ４ｂのｎ型不純物濃度は、ｎ型半導体領域Ｄ４ａ，Ｓ４ａのｎ型不純物濃度よりも高い。ｎ型半導体領域Ｄ４ｂとｎ型半導体領域Ｄ４ａとにより、高耐圧のＭＩＳＦＥＴ４のソース・ドレイン領域の一方が形成され、ｎ型半導体領域Ｓ４ｂとｎ型半導体領域Ｓ４ａとにより、高耐圧のＭＩＳＦＥＴ４のソース・ドレイン領域の他方が形成される。ｎ型半導体領域Ｄ１ｂ，Ｓ１ｂとｎ型半導体領域Ｄ２ｂ，Ｓ２ｂとｎ型半導体領域Ｄ３ｂ，Ｓ３ｂとｎ型半導体領域Ｄ４ｂ，Ｓ４ｂとは、同じイオン注入工程で形成することができ、その場合は、それらの不純物濃度（ｎ型不純物濃度）は互いに同じになる。
次に、必要に応じて、これまでのイオン注入で導入された不純物を活性化するための熱処理である活性化アニールを行う。その後の工程は、上記図２０および図２１を参照して説明した工程とほぼ同様であるので、ここではその繰り返しの説明は省略する。
第２の変形例の製造工程の場合は、ハロー領域を有さないＭＩＳＦＥＴ２，３のｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａを形成するためのイオン注入と、高耐圧のＭＩＳＦＥＴ４のｎ型半導体領域Ｄ４ａ，Ｓ４ａを形成するためのイオン注入とを、共通のイオン注入によって行っている。また、第２の変形例の製造工程の場合は、ＭＩＳＦＥＴ形成領域１Ａにｐ型ハロー領域ＨＡ１，ＨＡ２を形成するためのイオン注入工程において、ＭＩＳＦＥＴ形成領域２Ａ，３Ａの半導体基板ＳＢへのイオン注入を阻止するためのフォトレジストパターンＰＲ４と、高耐圧ＭＩＳＦＥＴ形成領域４Ａの半導体基板ＳＢへのイオン注入を阻止するためのフォトレジストパターンＰＲ４とは、共通である。このため、第２の変形例の製造工程の場合は、もしもハロー領域を有さないＭＩＳＦＥＴ２，３を形成しなかったとしても、必要なイオン注入工程の数は変わらず、また、フォトレジストパターンの形成回数も変わらない。すなわち、ハロー領域を有するＭＩＳＦＥＴ１と高耐圧のＭＩＳＦＥＴ４とを有する半導体装置を製造する場合は、第２の変形例の製造工程を適用すれば、製造工程数の増加を招くことなく、ハロー領域を有さないＭＩＳＦＥＴ２，３も一緒に形成することができる。このため、第２の変形例の製造工程の場合は、製造工程数を抑制しながら（従って半導体装置の製造コストを抑制しながら）、ハロー領域を有するＭＩＳＦＥＴ１と、ハロー領域を有さないＭＩＳＦＥＴ２，３と、高耐圧のＭＩＳＦＥＴ４とを有する半導体装置を、製造することができる。
＜検討の経緯について＞
本発明者は、オシレータ回路（発振回路）を内蔵する半導体装置について検討しており、特に、オシレータ回路を内蔵するマイコンについて検討している。
オシレータ回路を内蔵する半導体装置（特にマイコン）の性能を高めるためには、オシレータ回路の発振周波数の精度を高めることが重要である。オシレータ回路の発振周波数の精度を高めるためには、オシレータ回路に含まれるペアトランジスタの相対精度を高めることが有効である。
ペアトランジスタとは、半導体装置を構成する半導体基板（上記半導体基板ＳＢに対応）において隣り合って形成され、かつ、ゲート電極同士が互いに電気的にされた一対のＭＩＳＦＥＴに対応している。図４～図６に示されるＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とは、半導体基板ＳＢにおいて互いに隣り合って形成され、かつ、ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とが、プラグＰＧおよびゲート配線Ｍ１Ｇを介して（図７の場合はゲート接続部ＧＣを介して）互いに電気的に接続されているので、ＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とは、ペアトランジスタを構成している。
図３７は、オシレータ回路の一例を示す回路図であり、オシレータ回路の一部が示されている。図３７のオシレータ回路において、ペアトランジスタを二点鎖線で囲んで示してある。ペアトランジスタＰＴ１は、ゲート同士を接続した隣接する２つのＭＩＳＦＥＴ（すなわち一対のＭＩＳＦＥＴ）により構成されている。ペアトランジスタＰＴ１が基本形であるが、図３７のオシレータ回路において、ペアトランジスタＰＴ２は、２つのペアトランジスタ（すなわち二対のＭＩＳＦＥＴ）に対応し、同様に、ペアトランジスタＰＴ３も、２つのペアトランジスタ（すなわち二対のＭＩＳＦＥＴ）に対応している。
オシレータ回路に含まれるペアトランジスタにおいては、ペアトランジスタを構成するＭＩＳＦＥＴ同士で、電気的特性（電圧－電流特性、代表的には閾値電圧）ができるだけ一致していることが求められる。オシレータ回路に含まれるペアトランジスタを構成するＭＩＳＦＥＴ同士で、もしも電気的特性（電圧－電流特性）がずれていると、オシレータ回路の発振周波数が変動する虞がある。オシレータ回路の発振周波数を設計値と一致させるには、オシレータ回路に含まれるペアトランジスタを構成するＭＩＳＦＥＴ同士で、電気的特性（電圧－電流特性）をできるだけ一致させることが有効である。すなわち、オシレータ回路に含まれるペアトランジスタを構成するＭＩＳＦＥＴ同士で、電気的特性（電圧－電流特性）のずれを小さくし、かつ、そのずれ量が変動しないようにすることが有効である。
ここで、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性（電圧－電流特性、代表的には閾値電圧）のずれ量（ずれの程度）を、ペアトランジスタの相対精度と称することとする。このため、ペアトランジスタの相対精度が高いとは、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性のずれ量が小さいことを意味する。また、ペアトランジスタの相対精度が低いとは、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性のずれ量が大きいことを意味する。また、ペアトランジスタの相対精度がばらつく（変動する）とは、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性のずれ量がペアトランジスタ毎にばらつく（変動する）ことを意味する。また、ペアトランジスタの相対精度のばらつきが大きいとは、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性のずれ量が、ペアトランジスタ毎にばらつき（変動し）、そのばらつきの程度が大きいことを意味する。また、ペアトランジスタの相対精度のばらつきを抑制するとは、ペアトランジスタを構成するＭＩＳＦＥＴ同士の電気的特性のずれ量がペアトランジスタ毎にばらつく（変動する）のを抑制することを意味する。
オシレータ回路を内蔵する半導体装置（特にマイコン）では、オシレータ回路に含まれるペアトランジスタの相対精度を高めることと、オシレータ回路に含まれるペアトランジスタの相対精度のばらつきを抑制することが重要であり、それにより、オシレータ回路の発振周波数の精度を高めて、オシレータ回路を内蔵する半導体装置（特にマイコン）の性能を向上させることができる。
ところで、ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ構造を有しており、低濃度領域と高濃度領域とからなるが、低濃度領域に隣接しかつ低濃度領域とは逆の導電型のハロー領域（上記ｐ型ハロー領域ＨＡ１，ＨＡ２に対応）が形成されていれば、短チャネル効果を抑制することができる。このため、マイコンが有する各種回路を構成するＭＩＳＦＥＴには、ハロー領域を有するＭＩＳＦＥＴを適用することが一般的である。
しかしながら、本発明者の検討によれば、ペアトランジスタを構成するＭＩＳＦＥＴに、ハロー領域を有するＭＩＳＦＥＴを適用した場合には、ペアトランジスタの相対精度のばらつきが大きくなることが分かった。その理由は、以下のようなものである。すなわち、ハロー領域を有するＭＩＳＦＥＴと、ハロー領域を有さないＭＩＳＦＥＴとを比べた場合、ハロー領域を有さないＭＩＳＦＥＴよりも、ハロー領域を有するＭＩＳＦＥＴの方が、ハロー領域を有している分、チャネル形成領域の不純物濃度が高くなる。また、イオン注入条件の意図しない変動などに起因して、ＭＩＳＦＥＴのチャネル形成領域の不純物濃度は変動する虞があるが、ＭＩＳＦＥＴのチャネル形成領域の不純物濃度の変動の程度は、ＭＩＳＦＥＴのチャネル形成領域の不純物濃度が高くなるほど、大きくなる。このため、ハロー領域を有さないＭＩＳＦＥＴよりも、ハロー領域を有するＭＩＳＦＥＴの方が、イオン注入条件の意図しない変動などに起因して、ＭＩＳＦＥＴのチャネル形成領域の不純物濃度が変動しやすくなり、その結果、ＭＩＳＦＥＴの電気的特性（電圧－電流特性、代表的には閾値電圧）が変動しやすくなる。結果として、ペアトランジスタを構成するＭＩＳＦＥＴに、ハロー領域を有するＭＩＳＦＥＴを適用した場合には、ペアトランジスタの相対精度のばらつきが大きくなる。
このため、オシレータ回路を内蔵する半導体装置（特にマイコン）において、オシレータ回路に含まれるペアトランジスタに、ハロー領域を有するＭＩＳＦＥＴを適用した場合には、ペアトランジスタの相対精度のばらつきが大きくなり、オシレータ回路の発振周波数の精度が低下して、オシレータ回路を内蔵する半導体装置（特にマイコン）の性能が低下する虞があることが分かった。
そこで、ハロー領域を有するＭＩＳＦＥＴを適用したペアトランジスタの相対精度のばらつきを抑制するために、ハロー領域を有するＭＩＳＦＥＴの平面寸法を大きくすることが考えられる。ペアトランジスタを構成するＭＩＳＦＥＴの平面寸法（チャネル面積）を大きくすれば、ペアトランジスタの相対精度のばらつきを抑制することができる。しかしながら、ペアトランジスタを構成するＭＩＳＦＥＴの平面寸法（チャネル面積）を大きくすることは、半導体装置の面積を増大させてしまうため、得策ではない。
＜半導体装置の回路構成について＞
図３８は、本実施の形態の半導体装置の回路ブロック図である。図３８に示されるように、本実施の形態の半導体装置１１は、オシレータ回路（発振回路）１２を備える半導体装置であり、より特定的には、オシレータ回路１２を備えるマイコンである。半導体装置１１は、オシレータ回路１２と、ＣＰＵ（Central Processing Unit）１３と、フラッシュメモリ（不揮発性メモリ）１４と、ＳＲＡＭ（Random Access Memory）１５と、レジスタ１６と、オシレータ回路以外の周辺回路１７とを含んでいる。オシレータ回路１２は、オンチップオシレータ回路であり、具体的には、クロック発生回路である。ＣＰＵ１３は、論理回路により構成されている。このため、ＣＰＵ１３は、論理回路部とみなすこともできる。また、フラッシュメモリ１４とＳＲＡＭ１５とレジスタ１６は、いずれも記憶部として機能するため、それぞれ記憶回路とみなすことができる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、上記図１～図７に示されるように、半導体基板ＳＢと、半導体基板ＳＢに形成された複数のＭＩＳＦＥＴ１，２，３とを含んでいる。上記図１～図３には、ＭＩＳＦＥＴ１は１つだけ示しているが、実際には、半導体基板ＳＢにＭＩＳＦＥＴ１は複数形成されている。また、上記図４～図７には、ＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とは、それぞれ１つだけ示しているが、実際には、半導体基板ＳＢにＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とは、それぞれ複数形成されている。但し、ＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とは、ゲート電極同士が電気的に接続されてペアトランジスタを構成している。
ＭＩＳＦＥＴ１は、上述のように、ハロー領域（上記ｐ型ハロー領域ＨＡ１，ＨＡ２に対応）を有するＭＩＳＦＥＴ１であり、ＭＩＳＦＥＴ２，３は、上述のように、ハロー領域を有さないＭＩＳＦＥＴである。
本実施の形態の主要な特徴のうちの一つは、半導体装置１１が備えるオシレータ回路１２に含まれるペアトランジスタに、ハロー領域を有するＭＩＳＦＥＴ１ではなく、ハロー領域を有さないＭＩＳＦＥＴ２，３を用いていることである。
上記「検討の経緯について」の欄で説明したように、本実施の形態とは異なり、オシレータ回路１２に含まれるペアトランジスタに、ハロー領域を有するＭＩＳＦＥＴを用いた場合には、ペアトランジスタの相対精度のばらつきが大きくなり、オシレータ回路の発振周波数の精度が低下して、オシレータ回路を備える半導体装置（特にマイコン）の性能が低下する虞がある。
それに対して本実施の形態では、オシレータ回路１２に含まれるペアトランジスタに、ハロー領域を有するＭＩＳＦＥＴではなく、ハロー領域を有さないＭＩＳＦＥＴ２，３を用いているため、オシレータ回路１２に含まれるペアトランジスタの相対精度のばらつきを抑制することができる。その理由は、以下のようなものである。
すなわち、ハロー領域を有するＭＩＳＦＥＴと、ハロー領域を有さないＭＩＳＦＥＴとを比べた場合、ハロー領域を有するＭＩＳＦＥＴよりも、ハロー領域を有さないＭＩＳＦＥＴの方が、ハロー領域を有していない分、チャネル形成領域の不純物濃度が低くなる。このため、ハロー領域を有するＭＩＳＦＥＴよりも、ハロー領域を有さないＭＩＳＦＥＴの方が、イオン注入条件の意図しない変動が生じたとしても、ＭＩＳＦＥＴのチャネル形成領域の不純物濃度は変動しにくくなり、その結果、ＭＩＳＦＥＴの電気的特性（電圧－電流特性、代表的には閾値電圧）は変動しにくくなる。結果として、オシレータ回路１２に含まれるペアトランジスタに、ハロー領域を有さないＭＩＳＦＥＴ２，３を用いた場合には、オシレータ回路１２に含まれるペアトランジスタの相対精度のばらつきを抑制することができる。これにより、半導体装置が備えるオシレータ回路の発振周波数の精度を向上させることができ、オシレータ回路を備える半導体装置の性能を向上させることができる。
また、オシレータ回路１２に含まれるペアトランジスタに、ハロー領域を有するＭＩＳＦＥＴではなく、ハロー領域を有さないＭＩＳＦＥＴ２，３を用いることで、ペアトランジスタを構成するＭＩＳＦＥＴの平面寸法（チャネル面積）を大きくしなくとも、ペアトランジスタの相対精度のばらつきを抑制することができる。このため、半導体装置の小型化（小面積化）に有利となる。
半導体装置１１が備える各種回路のうち、オシレータ回路１２に含まれるペアトランジスタは、電気的特性（電圧－電流特性、代表的には閾値電圧）の変動をできるだけ抑制することが求められる。このため、オシレータ回路１２に含まれるペアトランジスタには、ハロー領域を有さないＭＩＳＦＥＴ２，３を用いる。
一方、ＭＩＳＦＥＴがハロー領域を有していれば、短チャネル効果を抑制することができる。このため、電気的特性について多少の変動は許容できるような用途では、ハロー領域を有するＭＩＳＦＥＴ１を用いることが好ましい。このため、半導体装置１１が備える各種回路のうち、ＣＰＵ１３には、従って半導体装置１１が備える論理回路には、ハロー領域を有さないＭＩＳＦＥＴ２やＭＩＳＦＥＴ３ではなく、ハロー領域を有するＭＩＳＦＥＴ１を用いることが好ましい。また、半導体装置１１が備える各種回路のうち、フラッシュメモリ１４とＳＲＡＭ１５とレジスタ１６には、従って半導体装置１１が備える記憶回路には、ハロー領域を有さないＭＩＳＦＥＴ２やＭＩＳＦＥＴ３ではなく、ハロー領域を有するＭＩＳＦＥＴ１を用いることが好ましい。なお、フラッシュメモリ１４は、記憶部（電荷蓄積部）を有するトランジスタを含んでいる。また、半導体装置１１が備えるオシレータ回路１２において、ペアトランジスタ以外のＭＩＳＦＥＴには、ハロー領域を有さないＭＩＳＦＥＴ２やＭＩＳＦＥＴ３ではなく、ハロー領域を有するＭＩＳＦＥＴ１を用いることが好ましい。半導体装置１１が備えるオシレータ回路以外の周辺回路１７には、ハロー領域を有さないＭＩＳＦＥＴ２やＭＩＳＦＥＴ３ではなく、ハロー領域を有するＭＩＳＦＥＴ１を用いることが好ましい。
このように、半導体装置１１が備える各種回路において、ＭＩＳＦＥＴの電気的特性の変動をできるだけ抑制することが求められる用途には、ハロー領域を有さないＭＩＳＦＥＴ２，３を用い、それに比べてＭＩＳＦＥＴの電気的特性の多少の変動は許容できる用途には、ハロー領域を有するＭＩＳＦＥＴ１を用いる。これにより、半導体装置１１の性能を向上させることができる。
また、半導体装置１１は、ＭＩＳＦＥＴを複数有しているが、半導体装置１１が有する複数のＭＩＳＦＥＴのうちの最もゲート長が短いＭＩＳＦＥＴは、ＭＩＳＦＥＴ１のようにハロー領域を有していることが好ましい。これにより、短チャネル効果の影響が最も生じやすいＭＩＳＦＥＴ（最もゲート長が短いＭＩＳＦＥＴ）において、ハロー領域を設けたことで、短チャネル効果を抑制することができる。
また、上述のように、ＭＩＳＦＥＴ１のゲート絶縁膜ＧＦ１とＭＩＳＦＥＴ２のゲート絶縁膜ＧＦ２とＭＩＳＦＥＴ３のゲート絶縁膜ＧＦ３とは、互いに同じ厚さを有している。一方、上述した高耐圧のＭＩＳＦＥＴ４（図３５参照）は、ゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３のそれぞれよりも厚いゲート絶縁膜ＧＦ４を有している。ゲート絶縁膜ＧＦ１，ＧＦ２，ＧＦ３の各厚さは、互いに同じである。この高耐圧のＭＩＳＦＥＴ４は、ハロー領域を有していない。高耐圧のＭＩＳＦＥＴ４は、高耐圧が要求される用途に用いることが好ましく、例えばフラッシュメモリ１４や周辺回路１７などに用いることができる。このため、フラッシュメモリ１４や周辺回路１７は、薄いゲート絶縁膜ＧＦ１を有しかつハロー領域を有するＭＩＳＦＥＴ１と、厚いゲート絶縁膜ＧＦ４を有しかつハロー領域を有さない高耐圧のＭＩＳＦＥＴ４と、を含み得る。ＣＰＵ１３とフラッシュメモリ１４とＳＲＡＭ１５とレジスタ１６と周辺回路１７は（従って半導体装置１１が備えるオシレータ回路１２以外の回路は）、ハロー領域を有するＭＩＳＦＥＴ１のゲート絶縁膜ＧＦ１と同じ厚さのゲート絶縁膜を有し、かつ、ハロー領域を有していないＭＩＳＦＥＴ（ＭＩＳＦＥＴ２またはＭＩＳＦＥＴ３に相当するもの）を、含んでいないことが好ましい。
また、ＭＩＳＦＥＴ１，２，３のそれぞれのゲート絶縁膜は、高耐圧のＭＩＳＦＥＴ４のゲート絶縁膜ＧＦ４よりも薄く、ＭＩＳＦＥＴ１，２，３のそれぞれの耐圧は、ＭＩＳＦＥＴ４の耐圧よりも低い。このため、ＭＩＳＦＥＴ１，２，３は、低耐圧のＭＩＳＦＥＴとみなすことができる。この観点で、本実施の形態の技術思想は、以下のように表現することもできる。
すなわち、半導体装置１１が備えるオシレータ回路１２に含まれるペアトランジスタには、ハロー領域を有するＭＩＳＦＥＴは使用せずに、ハロー領域を有していない低耐圧のＭＩＳＦＥＴを用いる。一方、半導体装置１１が備えるＣＰＵ１３には、ハロー領域を有していない低耐圧のＭＩＳＦＥＴは使用せずに、ハロー領域を有する低耐圧のＭＩＳＦＥＴを用いることが好ましい。また、半導体装置１１が備えるフラッシュメモリ１４とＳＲＡＭ１５とレジスタ１６には、従って半導体装置１１が備える記憶回路には、ハロー領域を有していない低耐圧のＭＩＳＦＥＴは使用せずに、ハロー領域を有する低耐圧のＭＩＳＦＥＴを用いることが好ましい。なお、フラッシュメモリ１４は、記憶部（電荷蓄積部）を有するトランジスタを含んでいる。また、半導体装置１１が備えるオシレータ回路以外の周辺回路１７には、ハロー領域を有していない低耐圧のＭＩＳＦＥＴは使用せずに、ハロー領域を有する低耐圧のＭＩＳＦＥＴを用いることが好ましい。半導体装置１１が備えるオシレータ回路以外の周辺回路１７や記憶回路には、ハロー領域を有する低耐圧のＭＩＳＦＥＴに加えて、更に高耐圧のＭＩＳＦＥＴも用いることができ、その高耐圧のＭＩＳＦＥＴは、ハロー領域を有していなくともよい。従って、最も好ましいのは、半導体装置１１において、オシレータ回路１２に含まれるペアトランジスタには、ハロー領域を有していない低耐圧のＭＩＳＦＥＴを用い、それ以外のトランジスタについては、ハロー領域を有していない低耐圧のＭＩＳＦＥＴを用いないことである。なお、低耐圧のＭＩＳＦＥＴ同士は、ゲート絶縁膜の厚さが互いに同じであり、高耐圧のＭＩＳＦＥＴのゲート絶縁膜は、低耐圧のＭＩＳＦＥＴのゲート絶縁膜よりも厚い。
＜電流方向について＞
図３９および図４０は、本実施の形態の半導体装置の要部断面図であり、上記図５に相当する断面が示されている。なお、図面を見やすくするために、図３９および図４０では、層間絶縁膜ＩＬ、プラグＰＧおよび配線Ｍ１の図示は省略してある。
図３９の場合は、ＭＩＳＦＥＴ２のｎ型半導体領域Ｓ２は、ソース領域であり、ソース電位が供給され、ＭＩＳＦＥＴ２のｎ型半導体領域Ｄ２は、ドレイン領域であり、ドレイン電位が供給されようになっている。また、図３９の場合は、ＭＩＳＦＥＴ３のｎ型半導体領域Ｓ３は、ソース領域であり、ソース電位が供給され、ＭＩＳＦＥＴ３のｎ型半導体領域Ｄ３は、ドレイン領域であり、ドレイン電位が供給されようになっている。このため、図３９の場合は、ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１（ソース領域からドレイン領域に電流が流れる方向）と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２（ソース領域からドレイン領域に電流が流れる方向）とは、互いに同じである。
一方、図４０の場合は、ＭＩＳＦＥＴ２のｎ型半導体領域Ｓ２は、ソース領域であり、ソース電位が供給され、ＭＩＳＦＥＴ２のｎ型半導体領域Ｄ２は、ドレイン領域であり、ドレイン電位が供給されようになっている。また、図４０の場合は、ＭＩＳＦＥＴ３のｎ型半導体領域Ｓ３は、ドレイン領域であり、ドレイン電位が供給され、ＭＩＳＦＥＴ３のｎ型半導体領域Ｄ３は、ソース領域であり、ソース電位が供給されようになっている。このため、図４０の場合は、ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１（ソース領域からドレイン領域に電流が流れる方向）と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２（ソース領域からドレイン領域に電流が流れる方向）とは、互いに反対（逆方向）になっている。
ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２とが互いに反対である場合（図４０の場合）よりも、ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２とが互いに同じである場合（図３９の場合）の方が、より好ましい。その理由は、以下のようなものである。
すなわち、ｎ型半導体領域Ｄ２ａ，Ｓ２ａ，Ｄ３ａ，Ｓ３ａおよびｎ型半導体領域Ｄ２ｂ，Ｓ２ｂ，Ｄ３ｂ，Ｓ３ｂは垂直イオン注入で形成するが、注入条件は意図せずして変動する場合がある。イオン注入工程の管理を行いやすくするためには、イオン注入条件の若干の変動（例えば注入角度の若干の変動）は許容できるようにすることが望ましい。ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２とが互いに反対である場合（図４０の場合）よりも、ＭＩＳＦＥＴ２に流れる電流の方向ＹＧ１と、ＭＩＳＦＥＴ３に流れる電流の方向ＹＧ２とが互いに同じである場合（図３９の場合）の方が、イオン注入条件の変動（例えば注入角度の変動）がペアトランジスタの相対精度を低下させるリスクは低くなる。
なぜなら、ＭＩＳＦＥＴ２の電流の方向ＹＧ１とＭＩＳＦＥＴ３の電流の方向ＹＧ２が同じ場合には、イオン注入条件の変動（例えば注入角度の変動）が生じても、ＭＩＳＦＥＴ２のソース領域とＭＩＳＦＥＴ３のソース領域とで、不純物の注入状態がほぼ同じになり、かつ、ＭＩＳＦＥＴ２のドレイン領域とＭＩＳＦＥＴ３のドレイン領域とで、不純物の注入状態がほぼ同じになるからである。このため、ＭＩＳＦＥＴ２の電流の方向ＹＧ１とＭＩＳＦＥＴ３の電流の方向ＹＧ２とが互いに反対の場合（図４０の場合）よりも、ＭＩＳＦＥＴ２の電流の方向ＹＧ１とＭＩＳＦＥＴ３の電流の方向ＹＧ２とが互いに同じ場合（図３９の場合）の方が、ＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とからなるペアトランジスタの相対精度をより向上させることができる。
また、半導体基板ＳＢにおいて、ＭＩＳＦＥＴ２が形成された活性領域（ＭＩＳＦＥＴ形成領域２Ａ）とＭＩＳＦＥＴ３が形成された活性領域（ＭＩＳＦＥＴ形成領域３Ａ）との間には、素子分離領域ＳＴが介在していることが、より好ましい。すなわち、半導体基板ＳＢにおいて、ＭＩＳＦＥＴ２が形成された活性領域（ＭＩＳＦＥＴ形成領域２Ａ）とＭＩＳＦＥＴ３が形成された活性領域（ＭＩＳＦＥＴ形成領域３Ａ）とは、素子分離領域ＳＴによって分離されていることが、より好ましい。これにより、半導体基板ＳＢにおいて、ＭＩＳＦＥＴ形成領域２Ａに生じる応力とＭＩＳＦＥＴ形成領域３Ａに生じる応力とを揃えやすくなる。このため、ＭＩＳＦＥＴ２とＭＩＳＦＥＴ３とからなるペアトランジスタの相対精度をより向上させることができる。
＜テスト工程および組み立て工程について＞
図４１は、半導体装置の製造工程を示す工程フロー図である。図４１に示されるように、半導体装置の製造工程は、ウエハプロセスと、ウエハテスト工程と、組み立て工程とを、順に有している。上述の「半導体装置の製造工程について」の欄で説明したのは、ウエハプロセスに対応している。ウエハプロセスは、半導体ウエハ（半導体基板ＳＢに対応）に上記ＭＩＳＦＥＴ１，２，３を含む複数の半導体素子を形成する工程と、半導体ウエハ上に上記層間絶縁膜ＩＬ、プラグＰＧおよび配線Ｍ１を含む配線構造を形成する工程とを含んでいる。
ウエハテスト工程では、半導体ウエハ上に形成された配線構造が有するパッドに試験用プローブを押し当てるなどして、半導体ウエハに形成された半導体素子の電気的試験が行われる。このウエハテスト工程では、半導体ウエハを比較的高い温度（例えば２５０℃以上）に加熱した後で、電気的試験を行う場合がある。この際の加熱工程は、例えばリテンションベーク工程であり、比較的長い時間（例えば１～１０時間程度）行われる。また、組み立て工程では、半導体ウエハをダイシングにより切断して半導体チップを取得した後、その半導体チップを用いて半導体パッケージを製造する工程に対応している。この組み立て工程において、半導体チップが比較的高い温度（例えば２５０℃以上）に加熱される場合がある。この際の加熱工程は、例えば半田リフロー工程（より特定的には赤外線方式の半田リフロー工程）である。
本発明者の検討によれば、ペアトランジスタを構成するＭＩＳＦＥＴがハロー領域を有する場合には、ウエハテスト工程で半導体ウエハが２５０℃以上の温度に加熱されたり、あるいは、組み立て工程で半導体チップが２５０℃以上に加熱されると、ハロー領域に含まれる不純物が拡散してしまい、ペアトランジスタの相対精度が低下するリスクが高まることが分かった。
それに対して、本実施の形態では、ペアトランジスタを構成するＭＩＳＦＥＴ２，３はハロー領域を有していない。このため、ウエハテスト工程（の上記加熱工程）で半導体ウエハが２５０℃以上の温度に加熱された場合や、あるいは、組み立て工程（の上記加熱工程）で半導体チップが２５０℃以上に加熱された場合でも、ＭＩＳＦＥＴ２，３からなるペアトランジスタの相対精度が低下するのを抑制または防止することができる。その結果、製造された半導体パッケージの性能を向上させることができる。
＜ペアトランジスタについて＞
上述したように、ペアトランジスタは、半導体基板ＳＢにおいて互いに隣り合って形成され、かつ、ゲート電極同士が互いに電気的にされた一対のＭＩＳＦＥＴにより構成される。図４２～図４５は、ペアトランジスタの回路例を示す回路図である。
図４２は、ペアトランジスタの基本形の回路図が示されている。ペアトランジスタを構成するＭＩＳＦＥＴ２，３において、ＭＩＳＦＥＴ２のゲート電極Ｇ２と、ＭＩＳＦＥＴ３のゲート電極Ｇ３とは、互いに電気的に接続されて、共通のゲート電位ＧＥに接続されている。ＭＩＳＦＥＴ２のソース（ｎ型半導体領域Ｓ２）はソース電位ＳＥ１に接続され、ＭＩＳＦＥＴ３のソース（ｎ型半導体領域Ｓ３）はソース電位ＳＥ２に接続され、ＭＩＳＦＥＴ２のドレイン（ｎ型半導体領域Ｄ２）はドレイン電位ＤＥ１に接続され、ＭＩＳＦＥＴ３のドレイン（ｎ型半導体領域Ｄ３）はドレイン電位ＤＥ２に接続されている。ゲート電極Ｇ２，Ｇ３同士の接続は、上記図４および図６のようにプラグＰＧおよびゲート配線Ｍ１Ｇを通じて行われるか、あるいは、上記図７のようにゲート接続部ＧＣを通じて行われる。
図４３は、ペアトランジスタの変形例の回路図が示されている。図４３に示されるように、ペアトランジスタを構成するＭＩＳＦＥＴ２，３の一方または両方を、並列接続された複数のＭＩＳＦＥＴで構成することもできる。図４３には、一例として、ペアトランジスタを構成するＭＩＳＦＥＴ２を、並列接続された２つのＭＩＳＦＥＴ２ａ，２ｂで構成し、ペアトランジスタを構成するＭＩＳＦＥＴ３を、並列接続された３つのＭＩＳＦＥＴ３ａ，３ｂ，３ｃで構成した場合が示されているが、並列接続の数は任意である。ＭＩＳＦＥＴ２ａ，２ｂ，３ａ，３ｂ，３ｃは、いずれもハロー領域を有していない。従って、ペアトランジスタを構成するＭＩＳＦＥＴ２，３のそれぞれを単独のＭＩＳＦＥＴで構成した場合と、ペアトランジスタを構成するＭＩＳＦＥＴ２，３の一方を単独のＭＩＳＦＥＴで構成し、かつ他方を並列接続された複数のＭＩＳＦＥＴで構成した場合と、ペアトランジスタを構成するＭＩＳＦＥＴ２，３のそれぞれを、並列接続された複数のＭＩＳＦＥＴで構成した場合とがあり得る。
ここで、並列接続された複数のＭＩＳＦＥＴにおいては、ゲート電極同士は互いに電気的に接続され、かつソース領域同士は互いに電気的に接続され、かつドレイン領域同士は互いに電気的に接続されている。ゲート電極同士の接続は、上記図４および図６のようにプラグＰＧおよびゲート配線Ｍ１Ｇを通じて行われるか、あるいは、上記図７のようにゲート接続部ＧＣを通じて行われる。ソース領域同士の接続は、プラグＰＧおよび配線Ｍ１を通じて行うことができる。ドレイン領域同士の接続は、プラグＰＧおよび配線Ｍ１を通じて行うことができる。
図４４は、ペアトランジスタの他の変形例の回路図が示されている。図４４に示されるように、ペアトランジスタを構成するＭＩＳＦＥＴ２，３のドレイン同士を電気的に接続する場合もあり得る。すなわち、図４４の場合は、ペアトランジスタを構成するＭＩＳＦＥＴ２，３において、ＭＩＳＦＥＴ２のゲート電極Ｇ２と、ＭＩＳＦＥＴ３のゲート電極Ｇ３とは、互いに電気的に接続されて、共通のゲート電位ＧＥに接続されている。また、ＭＩＳＦＥＴ２のドレイン（ｎ型半導体領域Ｄ２）とＭＩＳＦＥＴ３のドレイン（ｎ型半導体領域Ｄ３）とは、互いに電気的に接続されて、共通のドレイン電位ＤＥに接続されている。ＭＩＳＦＥＴ２のソース（ｎ型半導体領域Ｓ２）はソース電位ＳＥ１に接続され、ＭＩＳＦＥＴ３のソース（ｎ型半導体領域Ｓ３）はソース電位ＳＥ２に接続されている。ゲート電極Ｇ２，Ｇ３同士の接続は、上記図４および図６のようにプラグＰＧおよびゲート配線Ｍ１Ｇを通じて行われるか、あるいは、上記図７のようにゲート接続部ＧＣを通じて行われる。ソース領域同士の接続は、プラグＰＧおよび配線Ｍ１を通じて行うことができる。
図４５は、ペアトランジスタの更に他の変形例の回路図が示されている。図４５に示されるように、ペアトランジスタを構成するＭＩＳＦＥＴ２，３のソース同士を電気的に接続する場合もあり得る。すなわち、図４５の場合は、ペアトランジスタを構成するＭＩＳＦＥＴ２，３において、ＭＩＳＦＥＴ２のゲート電極Ｇ２と、ＭＩＳＦＥＴ３のゲート電極Ｇ３とは、互いに電気的に接続されて、共通のゲート電位ＧＥに接続されている。また、ＭＩＳＦＥＴ２のソース（ｎ型半導体領域Ｓ２）とＭＩＳＦＥＴ３のソース（ｎ型半導体領域Ｓ３）とは、互いに電気的に接続されて、共通のソース電位ＳＥに接続されている。ＭＩＳＦＥＴ２のドレイン（ｎ型半導体領域Ｄ２）はドレイン電位ＤＥ１に接続され、ＭＩＳＦＥＴ３のドレイン（ｎ型半導体領域Ｄ３）はドレイン電位ＤＥ２に接続されている。ゲート電極Ｇ２，Ｇ３同士の接続は、上記図４および図６のようにプラグＰＧおよびゲート配線Ｍ１Ｇを通じて行われるか、あるいは、上記図７のようにゲート接続部ＧＣを通じて行われる。ドレイン領域同士の接続は、プラグＰＧおよび配線Ｍ１を通じて行うことができる。
次に、ペアトランジスタのレイアウト例について説明する。上記図４または図７が、ペアトランジスタのレイアウトの基本形である。上記図４の場合は、ＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとは、素子分離領域ＳＴで分離されている。そして、ＭＩＳＦＥＴ形成領域２Ａに単独のＭＩＳＦＥＴで構成されるＭＩＳＦＥＴ２（ＭＩＳＦＥＴ２が備えるゲート電極は１本）が形成され、ＭＩＳＦＥＴ形成領域３Ａに単独のＭＩＳＦＥＴで構成されるＭＩＳＦＥＴ３（ＭＩＳＦＥＴ３が備えるゲート電極は１本）が形成されている。ＭＩＳＦＥＴ２のゲート電極Ｇ２とＭＩＳＦＥＴ３のゲート電極Ｇ３とが電気的に接続されて、ペアトランジスタが構成される。
図４６～図４８は、ペアトランジスタの他のレイアウト例を示す平面図である。
図４６のレイアウトは、上記図４３の回路構成の場合のレイアウトの基本形に対応している。半導体基板ＳＢの活性領域２Ａ１，２Ａ２，３Ａ１，３Ａ２，３Ａ３のそれぞれは、平面視において素子分離領域ＳＴで囲まれており、活性領域２Ａ１にＭＩＳＦＥＴ２ａが形成され、活性領域２Ａ２にＭＩＳＦＥＴ２ｂが形成され、活性領域３Ａ１にＭＩＳＦＥＴ３ａが形成され、活性領域３Ａ２にＭＩＳＦＥＴ３ｂが形成され、活性領域３Ａ３にＭＩＳＦＥＴ３ｃが形成されている。各ＭＩＳＦＥＴ２ａ，２ｂは、上記図４～図６に示されるＭＩＳＦＥＴ２とほぼ同様の構造を有しており、ハロー領域は有していない。また、各ＭＩＳＦＥＴ３ａ，３ｂ，３ｃは、上記図４～図６に示されるＭＩＳＦＥＴ３とほぼ同様の構造を有しており、ハロー領域は有していない。ＭＩＳＦＥＴ２ａ，２ｂのゲート電極Ｇ２同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続され、ＭＩＳＦＥＴ２ａ，２ｂのソース領域（Ｓ２）同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続され、ＭＩＳＦＥＴ２ａ，２ｂのドレイン領域（Ｄ２）同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。また、ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのゲート電極Ｇ３同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続され、ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのソース領域（Ｓ３）同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続され、ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのドレイン領域（Ｄ３）同士が上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。並列接続された複数のＭＩＳＦＥＴ２ａ，２ｂからなるＭＩＳＦＥＴ２と、並列接続された複数のＭＩＳＦＥＴ３ａ，３ｂ，３ｃからなるＭＩＳＦＥＴ３とにより、ペアトランジスタが構成される。
図４７のレイアウトは、上記図４３の回路構成の場合のレイアウトの変形例に対応している。半導体基板ＳＢのＭＩＳＦＥＴ形成領域２Ａ，３Ａのそれぞれは、平面視において素子分離領域ＳＴで囲まれており、ＭＩＳＦＥＴ形成領域２ＡにＭＩＳＦＥＴ２ａ，２ｂが形成され、ＭＩＳＦＥＴ形成領域３ＡにＭＩＳＦＥＴ３ａ，３ｂ，３ｃが形成されている。各ＭＩＳＦＥＴ２ａ，２ｂは、上記図４～図６に示されるＭＩＳＦＥＴ２と類似した構造を有しているが、ＭＩＳＦＥＴ２ａとＭＩＳＦＥＴ２ｂとは、ｎ型半導体領域Ｄ２を共有している点が、上記図４～図６に示されるＭＩＳＦＥＴ２と相違している。また、各ＭＩＳＦＥＴ３ａ，３ｂ，３ｃは、上記図４～図６に示されるＭＩＳＦＥＴ３と類似した構造を有しているが、ＭＩＳＦＥＴ３ａとＭＩＳＦＥＴ３ｂとは、ｎ型半導体領域Ｄ３を共有し、かつ、ＭＩＳＦＥＴ３ｂとＭＩＳＦＥＴ３ｃとは、ｎ型半導体領域Ｓ３を共有している点が、上記図４～図６に示されるＭＩＳＦＥＴ３と相違している。
このため、ＭＩＳＦＥＴ２ａのゲート電極Ｇ２とＭＩＳＦＥＴ２ｂのゲート電極Ｇ２とは、それぞれＭＩＳＦＥＴ形成領域２Ａを横切るようにＹ方向に延在するとともに、Ｘ方向に並んでいる。そして、ＭＩＳＦＥＴ形成領域２Ａにおいて、ｎ型半導体領域Ｓ２とｎ型半導体領域Ｄ２とが、ゲート電極Ｇ２を挟んでＸ方向に交互に並んでいる。ＭＩＳＦＥＴ２ａ，２ｂのゲート電極Ｇ２同士は、上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。ＭＩＳＦＥＴ２ａ，２ｂのソース領域（ここではｎ型半導体領域Ｓ２）は、上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。また、ＭＩＳＦＥＴ２ａ，２ｂのドレイン領域（ここではｎ型半導体領域Ｄ２）は、共有されていることで、電気的に接続されている。ＭＩＳＦＥＴ形成領域２Ａにおいて、ハロー領域は形成されていない。
また、ＭＩＳＦＥＴ３ａのゲート電極Ｇ３とＭＩＳＦＥＴ３ｂのゲート電極Ｇ３とＭＩＳＦＥＴ３ｃのゲート電極Ｇ３とは、それぞれＭＩＳＦＥＴ形成領域３Ａを横切るようにＹ方向に延在するとともに、Ｘ方向に並んでいる。そして、ＭＩＳＦＥＴ形成領域３Ａにおいて、ｎ型半導体領域Ｓ３とｎ型半導体領域Ｄ３とが、ゲート電極Ｇ３を挟んでＸ方向に交互に並んでいる。ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのゲート電極Ｇ３同士は、上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのソース領域（ここではｎ型半導体領域Ｓ２）同士は、上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。また、ＭＩＳＦＥＴ３ａ，３ｂ，３ｃのドレイン領域（ここではｎ型半導体領域Ｄ２）は、上記プラグＰＧおよび配線Ｍ１を介して互いに電気的に接続されている。ＭＩＳＦＥＴ形成領域３Ａにおいて、ハロー領域は形成されていない。
図４７の場合は、ＭＩＳＦＥＴ形成領域２Ａに形成され、かつ並列接続された複数のＭＩＳＦＥＴ２ａ，２ｂ（ハロー領域を有していないＭＩＳＦＥＴ）からなるＭＩＳＦＥＴ２と、ＭＩＳＦＥＴ形成領域３Ａに形成され、かつ並列接続された複数のＭＩＳＦＥＴ３ａ，３ｂ，３ｃ（ハロー領域を有していないＭＩＳＦＥＴ）からなるＭＩＳＦＥＴ３とにより、ペアトランジスタが構成される。
なお、図４７の場合は、ＭＩＳＦＥＴ２を構成するＭＩＳＦＥＴ（並列接続されたＭＩＳＦＥＴ）の数と同じ本数のゲート電極Ｇ２が、ＭＩＳＦＥＴ形成領域２Ａに形成され、また、ＭＩＳＦＥＴ３を構成するＭＩＳＦＥＴ（並列接続されたＭＩＳＦＥＴ）の数と同じ本数のゲート電極Ｇ３が、ＭＩＳＦＥＴ形成領域３Ａに形成される。
図４８のレイアウトは、上記図４３の回路構成の場合のレイアウトの更なる変形例に対応している。図４８の場合は、半導体基板ＳＢのＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとの間に素子分離領域ＳＴは介在しておらず、ＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとはつながっている。この場合のＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとを含む活性領域全体を、ここではＭＩＳＦＥＴ形成領域１０Ａと称することとする。ＭＩＳＦＥＴ形成領域１０Ａは、平面視において素子分離領域ＳＴで囲まれている。そして、ＭＩＳＦＥＴ形成領域１０ＡのうちのＭＩＳＦＥＴ形成領域２ＡにＭＩＳＦＥＴ２ａ，２ｂが形成され、ＭＩＳＦＥＴ形成領域１０ＡのうちのＭＩＳＦＥＴ形成領域３ＡにＭＩＳＦＥＴ３ａ，３ｂ，３ｃが形成されている。ＭＩＳＦＥＴ形成領域２ＡとＭＩＳＦＥＴ形成領域３Ａとの間に素子分離領域ＳＴは介在していない点以外は、図４８の構造は、図４７の構造と基本的には同じであるので、ここではその繰り返しの説明は省略する。
図４９は、上記図４７のレイアウトを適用した場合の半導体装置の概略断面図である。図４９には、ペアトランジスタを構成するＭＩＳＦＥＴ３が、並列接続された複数のＭＩＳＦＥＴにより構成される場合における、ＭＩＳＦＥＴ形成領域３Ａの断面図（Ｙ方向に略垂直な断面図）が示されている。以下では、図４９を参照してＭＩＳＦＥＴ形成領域３Ａのゲート電極Ｇ３について説明する。ＭＩＳＦＥＴ形成領域２Ａのゲート電極Ｇ２についても、同様の技術思想は成り立ち、図４９および以下の説明において、「ＭＩＳＦＥＴ形成領域３Ａ」を「ＭＩＳＦＥＴ形成領域２Ａ」と読み替え、「ゲート電極Ｇ３」を「ゲート電極Ｇ２」と読み替え、「ｎ型半導体領域Ｓ３」を「ｎ型半導体領域Ｓ２」と読み替え、「ｎ型半導体領域Ｄ３」を「ｎ型半導体領域Ｄ２」と読み替えればよい。
図４９の場合は、ペアトランジスタを構成するＭＩＳＦＥＴ３が並列接続された複数のＭＩＳＦＥＴにより構成されているため、複数のゲート電極Ｇ３が、それぞれＭＩＳＦＥＴ形成領域３Ａを横切るようにＹ方向に延在するとともに、Ｘ方向に並んでいる。そして、ＭＩＳＦＥＴ形成領域３Ａにおいて、ｎ型半導体領域Ｓ３とｎ型半導体領域Ｄ３とが、ゲート電極Ｇ３を挟んでＸ方向に交互に並んでいる。なお、図４９の場合は、ゲート電極Ｇ３の本数は８本であるが、これに限定されない。
図４９の場合、Ｘ方向に隣り合うゲート電極Ｇ３の間隔Ｐ１は、一定である。すなわち、それぞれＹ方向に延在する複数のゲート電極Ｇ３は、一定の間隔Ｐ１でＸ方向に並んでいる。ここで、Ｘ方向に並ぶ複数のゲート電極Ｇ３のうちのＸ方向の両端に位置するゲート電極Ｇ３の一方をゲート電極Ｇ３ａと称し、他方をゲート電極Ｇ３ｂと称することとする。ゲート電極Ｇ３ａと素子分離領域ＳＴとの間の間隔（Ｘ方向の間隔）Ｐ２は、間隔Ｐ１よりも大きいことが好ましい（すなわちＰ２＞Ｐ１）。また、ゲート電極Ｇ３ｂと素子分離領域ＳＴとの間の間隔（Ｘ方向の間隔）Ｐ３は、間隔Ｐ１よりも大きいことが好ましい（すなわちＰ３＞Ｐ１）。その理由は、以下のようなものである。
すなわち、活性領域（ＭＩＳＦＥＴ形成領域３Ａ）において、素子分離領域ＳＴに近接する領域は、それ以外の領域に比べて、不純物の分布状態が変動しやすい。このため、ＭＩＳＦＥＴ形成領域３Ａに、並列接続された複数のＭＩＳＦＥＴからなるＭＩＳＦＥＴ３を形成する場合、それら複数のＭＩＳＦＥＴのうち、ゲート電極Ｇ３ａを有するＭＩＳＦＥＴとゲート電極Ｇ３ｂを有するＭＩＳＦＥＴとは、それ以外のＭＩＳＦＥＴと比べて、電気的特性が変動することが懸念される。
そこで、図４９のように、ＭＩＳＦＥＴ形成領域３Ａに形成された複数のゲート電極Ｇ３のうちのＸ方向における両端に位置するゲート電極Ｇ３ａ，Ｇ３ｂと素子分離領域ＳＴとの間の間隔Ｐ２，Ｐ３を、隣り合うゲート電極Ｇ３同士の間隔Ｐ１よりも大きくする（Ｐ２＞Ｐ１かつＰ３＞Ｐ１）。これにより、ゲート電極Ｇ３ａ，Ｇ３ｂが素子分離領域ＳＴから遠くなるため、活性領域（ＭＩＳＦＥＴ形成領域３Ａ）における素子分離領域ＳＴに近接する領域で不純物の分布状態が変動したとしても、それが、ゲート電極Ｇ３ａを有するＭＩＳＦＥＴやゲート電極Ｇ３ｂを有するＭＩＳＦＥＴの電気的特性に影響を及ぼすことを抑制することができる。これにより、ペアトランジスタを構成するＭＩＳＦＥＴ３が、並列接続された複数のＭＩＳＦＥＴにより構成される場合に、そのＭＩＳＦＥＴ３の電気的特性が変動するのを、より的確に抑制または防止することができる。同様の技術思想は、ＭＩＳＦＥＴ形成領域２Ａのゲート電極Ｇ２についても成り立ち、ペアトランジスタを構成するＭＩＳＦＥＴ２が、並列接続された複数のＭＩＳＦＥＴにより構成される場合に、そのＭＩＳＦＥＴ２の電気的特性が変動するのを、より的確に抑制または防止することができる。これにより、ＭＩＳＦＥＴ２，３からなるペアトランジスタの相対精度のばらつきを抑制することができる。
図５０は、上記図４７のレイアウトを適用した場合の半導体装置の概略断面図である。図５０には、ペアトランジスタを構成するＭＩＳＦＥＴ３が、並列接続された複数のＭＩＳＦＥＴにより構成される場合における、ＭＩＳＦＥＴ形成領域３Ａの断面図（Ｙ方向に略垂直な断面図）が示されており、上記図４９に相当する断面が示されている。以下では、図５０を参照してＭＩＳＦＥＴ形成領域３Ａのゲート電極Ｇ３について説明する。ＭＩＳＦＥＴ形成領域２Ａのゲート電極Ｇ２についても、同様の技術思想は成り立ち、図５０および以下の説明において、「ＭＩＳＦＥＴ形成領域３Ａ」を「ＭＩＳＦＥＴ形成領域２Ａ」と読み替え、「ゲート電極Ｇ３」を「ゲート電極Ｇ２」と読み替え、「ｎ型半導体領域Ｓ３」を「ｎ型半導体領域Ｓ２」と読み替え、「ｎ型半導体領域Ｄ３」を「ｎ型半導体領域Ｄ２」と読み替えればよい。
図５０の場合は、ペアトランジスタを構成するＭＩＳＦＥＴ３が並列接続された複数のＭＩＳＦＥＴにより構成されているため、複数のゲート電極Ｇ３が、それぞれＭＩＳＦＥＴ形成領域３Ａを横切るようにＹ方向に延在するとともに、Ｘ方向に並んでいる。そして、ＭＩＳＦＥＴ形成領域３Ａにおいて、ｎ型半導体領域Ｓ３とｎ型半導体領域Ｄ３とが、ゲート電極Ｇ３を挟んでＸ方向に交互に並んでいる。なお、図５０の場合は、ゲート電極Ｇ３の本数は６本であるが、これに限定されない。
図５０の場合、Ｘ方向に隣り合うゲート電極Ｇ３の間隔Ｐ１は、一定である。すなわち、それぞれＹ方向に延在する複数のゲート電極Ｇ３は、一定の間隔Ｐ１でＸ方向に並んでいる。Ｘ方向に並ぶ複数のゲート電極Ｇ３の両側（Ｘ方向における両側）に、ダミーゲート電極ＤＧ１，ＤＧ２が配置されている。すなわち、Ｘ方向に並ぶ複数のゲート電極Ｇ３の両側（Ｘ方向における両側）の一方にダミーゲート電極ＤＧ１が配置され、他方にダミーゲート電極ＤＧ２が配置されている。ダミーゲート電極ＤＧ１，ＤＧ２は、それぞれＹ方向に延在している。言い換えると、Ｘ方向に並ぶ複数のゲート電極Ｇ３のうちのゲート電極Ｇ３ａと素子分離領域ＳＴとの間に、Ｙ方向に延在するダミー電極ＤＧ１が配置され、Ｘ方向に並ぶ複数のゲート電極Ｇ３のうちのゲート電極Ｇ３ｂと素子分離領域ＳＴとの間に、Ｙ方向に延在するダミー電極ＤＧ２が配置されている。上述のように、ゲート電極Ｇ３ａ，Ｇ３ｂは、Ｘ方向に並ぶ複数のゲート電極Ｇ３のうちのＸ方向の両端に位置するゲート電極Ｇ３である。ゲート電極Ｇ３ａとその隣のダミー電極ＤＧ１との間の間隔Ｐ４と、ゲート電極Ｇ３ｂとその隣のダミー電極ＤＧ２との間の間隔Ｐ５は、Ｘ方向に隣り合うゲート電極Ｇ３の間隔Ｐ１と同じとすることができる（すなわちＰ１＝Ｐ４＝Ｐ５）。
ダミーゲート電極ＤＧ１，ＤＧ２は、疑似的な（ダミーの）ゲート電極であり、トランジスタのゲート電極としては機能しない。ダミーゲート電極ＤＧ１，ＤＧ２は、導電体を通じてゲート電極Ｇ３に繋がってはおらず、ゲート電極Ｇ３に印加されるゲート電圧は、ダミーゲート電極ＤＧ１，ＤＧ２には印加されない。ダミーゲート電極ＤＧ１，ＤＧ２は、ゲート電極Ｇ３と同工程で形成されているため、ゲート電極Ｇ３と同じ材料（例えばポリシリコン）により構成され、ゲート電極Ｇ３と同じ厚さを有している。ダミーゲート電極ＤＧ１，ＤＧ２も、ゲート電極Ｇ３と同様に、ＭＩＳＦＥＴ形成領域３Ａを横切るようにＹ方向に延在している。半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ダミーゲート電極ＤＧ１，ＤＧ２のそれぞれと素子分離領域ＳＴとの間には、ｎ型半導体領域Ｓ３ｃが形成される。このｎ型半導体領域Ｓ３ｃは、半導体基板ＳＢにｎ型半導体領域Ｄ３，Ｓ３を形成する際に、一緒に形成される。このｎ型半導体領域Ｓ３ｃは、トランジスタのソース・ドレイン領域としては機能しない。
このため、それぞれＹ方向に延在するダミーゲート電極ＤＧ１，ＤＧ２および複数のゲート電極Ｇ３がＸ方向に並んでいるが、そのＸ方向の配列の両端にダミーゲート電極ＤＧ１，ＤＧ２が配置され、Ｙ方向に延在するダミーゲート電極ＤＧ１とＹ方向に延在するダミーゲート電極ＤＧ２との間に、それぞれＹ方向に延在する複数のゲート電極Ｇ３が配置されている。従って、ダミーゲート電極ＤＧ１，ＤＧ２および複数のゲート電極Ｇ３のうち、Ｘ方向において素子分離領域ＳＴに隣接しているのは（すなわちＸ方向において素子分離領域ＳＴに最も近いのは）、ゲート電極Ｇ３ではなくダミーゲート電極ＤＧ１，ＤＧ２である。ダミー電極ＤＧ１，ＤＧ２を設けることが好ましい理由は、以下のようなものである。
すなわち、上述したように、活性領域（ＭＩＳＦＥＴ形成領域３Ａ）において、素子分離領域ＳＴに近接する領域は、それ以外の領域に比べて、不純物の分布状態が変動しやすい。このため、ＭＩＳＦＥＴ形成領域３Ａに、並列接続された複数のＭＩＳＦＥＴからなるＭＩＳＦＥＴ３を形成する場合、それら複数のＭＩＳＦＥＴのうち、ゲート電極Ｇ３ａを有するＭＩＳＦＥＴとゲート電極Ｇ３ｂを有するＭＩＳＦＥＴとは、それ以外のＭＩＳＦＥＴと比べて、電気的特性が変動することが懸念される。
そこで、図５０のように、ＭＩＳＦＥＴ形成領域３Ａに形成された複数のゲート電極Ｇ３の両側にダミー電極ＤＧ１，ＤＧ２を設ける。これにより、Ｘ方向において、ゲート電極Ｇ３と素子分離領域ＳＴとの間には、ダミー電極ＤＧ１，ＤＧ２が存在するため、活性領域（ＭＩＳＦＥＴ形成領域３Ａ）における素子分離領域ＳＴに近接する領域で不純物の分布状態が変動したとしても、それが、ゲート電極Ｇ３を有するＭＩＳＦＥＴに影響を及ぼすことを抑制または防止することができる。
これにより、ペアトランジスタを構成するＭＩＳＦＥＴ３が、並列接続された複数のＭＩＳＦＥＴにより構成される場合に、そのＭＩＳＦＥＴ３の電気的特性が変動するのを、より的確に抑制または防止することができる。同様の技術思想は、ＭＩＳＦＥＴ形成領域２Ａのゲート電極Ｇ２についても成り立ち、ペアトランジスタを構成するＭＩＳＦＥＴ２が、並列接続された複数のＭＩＳＦＥＴにより構成される場合に、そのＭＩＳＦＥＴ２の電気的特性が変動するのを、より的確に抑制または防止することができる。これにより、ＭＩＳＦＥＴ２，３からなるペアトランジスタの相対精度のばらつきを更に抑制することができる。
図５１および図５２は、上記図４７のＭＩＳＦＥＴ形成領域２Ａのレイアウトを示す半導体装置の要部平面図（図５１）および要部断面図（図５２）である。図５１には、ＭＩＳＦＥＴ形成領域２Ａの平面図が示されており、図５１のＢ１－Ｂ１線の位置での断面図が図５２に対応している。
図５１のレイアウトは、上記図４７のＭＩＳＦＥＴ形成領域２Ａのレイアウトに相当するものである。このため、図５１および図５２において、半導体基板ＳＢのＭＩＳＦＥＴ形成領域２Ａは、平面視において素子分離領域ＳＴで囲まれており、ＭＩＳＦＥＴ形成領域２ＡにＭＩＳＦＥＴ２ａ，２ｂが形成されている。ＭＩＳＦＥＴ２ａのゲート電極Ｇ２とＭＩＳＦＥＴ２ｂのゲート電極Ｇ２とは、それぞれＭＩＳＦＥＴ形成領域２Ａを横切るようにＹ方向に延在するとともに、Ｘ方向に並んでいる。なお、図５１の場合は、ＭＩＳＦＥＴ２ａのゲート電極Ｇ２とＭＩＳＦＥＴ２ｂのゲート電極Ｇ２とは、Ｘ方向に延在するゲート接続部ＧＣと一体的に接続されており、そのゲート接続部ＧＣを通じて互いに電気的に接続されている。サイドウォールスペーサＳＷは、ゲート電極Ｇ２の側壁上とゲート接続部ＧＣの側壁上とに形成されている。そして、ＭＩＳＦＥＴ形成領域２Ａにおいて、ｎ型半導体領域Ｓ２とｎ型半導体領域Ｄ２とが、ゲート電極Ｇ２を挟んでＸ方向に交互に並んでいる。ＭＩＳＦＥＴ２ａとＭＩＳＦＥＴ２ｂとは、ｎ型半導体領域Ｄ２を共有している。ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体基板ＳＢにハロー領域は形成されていない。
図５３および図５４は、上記図５１および図５２の構造に対する変形例を示す半導体装置の要部平面図（図５３）および要部断面図（図５４）である。図５３には、ＭＩＳＦＥＴ形成領域２Ａの平面図が示されており、図５３のＢ２－Ｂ２線の位置での断面図が図５４に対応している。
図５３および図５４の構造は、以下の点が図５１および図５２の構造と相違している。
すなわち、ゲート電極Ｇ２は、ＭＩＳＦＥＴ形成領域２Ａを横切るようにＹ方向に延在しているが、図５３および図５４の場合は、ＭＩＳＦＥＴ形成領域２Ａ（活性領域）の外周に沿うように（すなわち素子分離領域ＳＴと活性領域との境界に沿って）半導体基板ＳＢ上に延在する導体部ＣＰが、ゲート電極Ｇ２に一体的に接続されている。導体部ＣＰは、ゲート電極Ｇ２と同工程で形成されているため、ゲート電極Ｇ２と同じ材料（例えばポリシリコン）により構成され、ゲート電極Ｇ２と同じ厚さを有しており、ゲート電極Ｇ２と一体的に形成されている。導体部ＣＰは、ゲート電極Ｇ２と一体的に形成されているため、ゲート電極Ｇ２に印加されるゲート電圧は、導体部ＣＰにも印加され得るが、導体部ＣＰは、トランジスタのゲート電極としては機能しない。導体部ＣＰは、素子分離領域ＳＴと活性領域（ＭＩＳＦＥＴ形成領域２Ａ）との両方に重なりながら、ＭＩＳＦＥＴ形成領域２Ａの外周に沿って延在している。サイドウォールスペーサＳＷは、ゲート電極Ｇ２の側壁上とゲート接続部ＧＣの側壁上と導体部ＣＰの側壁上とに形成されている。導体部ＣＰと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、ゲート絶縁膜ＧＦ２と同層の絶縁膜ＧＦ２ａが介在している。ｎ型半導体領域Ｄ２ａ，Ｓ２ａを形成するイオン注入工程やｎ型半導体領域Ｄ２ｂ，Ｓ２ｂを形成するイオン注入工程で、半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極Ｇ２の下方の領域と導体部ＣＰの下方の領域には、ｎ型不純物は注入されない。このため、ｎ型半導体領域Ｄ２ａ，Ｓ２ａおよびｎ型半導体領域Ｄ２ｂ，Ｓ２ｂは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）における導体部ＣＰの下方の領域には形成されない。
図５３および図５４の場合は、導体部ＣＰがＭＩＳＦＥＴ形成領域２Ａの外周に沿って延在し、その導体部ＣＰの下方の領域には、ｎ型半導体領域Ｄ２，Ｓ２は形成されない。このため、活性領域（ＭＩＳＦＥＴ形成領域２Ａ）において、素子分離領域ＳＴに近接する領域には、ｎ型半導体領域Ｄ２，Ｓ２は形成されないことになる。図５３および図５４に示されるように導体部ＣＰを設けた場合には、以下のような利点を得られる。
すなわち、活性領域（ＭＩＳＦＥＴ形成領域２Ａ）において、素子分離領域ＳＴに近接する領域は、それ以外の領域に比べて、不純物の分布状態が変動しやすい。しかしながら、図５３および図５４に示されるように導体部ＣＰを設けた場合には、活性領域（ＭＩＳＦＥＴ形成領域２Ａ）において、素子分離領域ＳＴに近接する領域には、ｎ型半導体領域Ｄ２，Ｓ２は形成されない。これにより、活性領域（ＭＩＳＦＥＴ形成領域２Ａ）における素子分離領域ＳＴに近接する領域で不純物の分布状態が変動して、ゲート電極Ｇ２を有するＭＩＳＦＥＴに影響を及ぼすことを抑制または防止することができる。これにより、ペアトランジスタを構成するＭＩＳＦＥＴ２の電気的特性が変動するのを、より的確に抑制または防止することができる。同様の技術思想は、ＭＩＳＦＥＴ形成領域３Ａのゲート電極Ｇ３についても成り立ち、そのＭＩＳＦＥＴ３の電気的特性が変動するのを、より的確に抑制または防止することができる。これにより、ＭＩＳＦＥＴ２，３からなるペアトランジスタの相対精度のばらつきを抑制することができる。
一方、図５１および図５２のように導体部ＣＰを形成していない場合は、図５３および図５４の場合に比べて、導体部ＣＰを設けていない分、半導体装置の小型化（小面積化）を図ることができる。
また、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴ１については、図５１および図５２のように導体部ＣＰを設けない構造を適用することが好ましい。なぜなら、ＭＩＳＦＥＴ２，３に比べて、ＭＩＳＦＥＴ１は、電気的特性について多少の変動を許容でき、それゆえハロー領域を有する構造を適用しているからである。これにより、半導体装置の小型化（小面積化）を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，２，２ａ，２ｂ，３，３ａ，３ｂ，３ｃ，４ ＭＩＳＦＥＴ
１Ａ，２Ａ，３Ａ，４Ａ ＭＩＳＦＥＴ形成領域
５Ａ 抵抗素子形成領域
１１ 半導体装置
１２ オシレータ回路
１３ ＣＰＵ
１４ フラッシュメモリ
１５ ＳＲＡＭ
１６ レジスタ
１７ 周辺回路
ＣＰ 導体部
Ｄ１，Ｄ１ａ，Ｄ１ｂ，Ｄ２，Ｄ２ａ，Ｄ２ｂ，Ｄ３，Ｄ３ａ，Ｄ３ｂ，Ｄ４，Ｄ４ａ，Ｄ４ｂ， ｎ型半導体領域
ＤＥ，ＤＥ１，ＤＥ２ ドレイン電位
Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート電極
ＧＥ ゲート電位
ＧＣ ゲート接続部
ＧＦ１，ＧＦ２，ＧＦ３，ＧＦ４ ゲート絶縁膜
ＨＡ１，ＨＡ２ ｐ型ハロー領域
ＩＬ 層間絶縁膜
Ｍ１ 配線
Ｍ１Ｇ ゲート配線
ＰＧ プラグ
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５ フォトレジストパターン
ＰＴ１，ＰＴ２，ＰＴ３ ペアトランジスタ
ＰＳ 抵抗素子
ＰＷ１，ＰＷ２，ＰＷ４ ｐ型ウエル
Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ２，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ３ａ，Ｓ３ｂ，Ｓ４，Ｓ４ａ，Ｓ４ｂ， ｎ型半導体領域
ＳＥ，ＳＥ１，ＳＥ２ ソース電位
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ

Claims (8)

  1. 以下を含む、発振回路を備える半導体装置：
    半導体基板；
    前記半導体基板に形成された素子分離領域；
    前記発振回路に含まれるペアトランジスタに用いられる第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴ；
    ここで、
    前記第１ＭＩＳＦＥＴは、
    前記半導体基板における前記素子分離領域で周囲を囲まれた第１活性領域に形成されたソースまたはドレイン用の第１導電型の第１半導体領域と、
    前記半導体基板上に複数の第１ゲート絶縁膜を介して形成された複数の第１ゲート電極と、を有し、
    前記第２ＭＩＳＦＥＴは、
    前記半導体基板における前記素子分離領域で周囲を囲まれた第２活性領域に形成されたソースまたはドレイン用の前記第１導電型の第２半導体領域と、
    前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、を有し、
    前記第１ＭＩＳＦＥＴは、前記半導体基板における前記第１半導体領域に隣接する位置に、前記第１導電型とは反対の第２導電型のハロー領域を有しておらず、
    前記第２ＭＩＳＦＥＴは、前記半導体基板における前記第２半導体領域に隣接する位置に、前記第２導電型のハロー領域を有しておらず、
    前記複数の第１ゲート電極と前記第２ゲート電極とは、互いに電気的に接続され、

    前記複数の第１ゲート電極は、それぞれ、平面視において、前記第１活性領域を横切るように延在し、
    前記第２ゲート電極は、平面視において、前記第２活性領域を横切るように延在し、
    前記複数の第１ゲート電極は、それぞれ第１方向に延在し、かつ、前記第１方向に直交する第２方向に並び、
    前記第２方向に並ぶ前記複数の第１ゲート電極のうちの前記第２方向の両端に位置する前記第１ゲート電極の一方と前記素子分離領域との間に、前記第１方向に延在する第１のダミー電極が配置され、
    前記第２方向に並ぶ前記複数の第１ゲート電極のうちの前記第２方向の両端に位置する前記第１ゲート電極の他方と前記素子分離領域との間に、前記第１方向に延在する第２のダミー電極が配置されている。
  2. 請求項１記載の半導体装置において、
    論理回路に用いられる第３ＭＩＳＦＥＴを更に備え、
    前記第３ＭＩＳＦＥＴは、前記半導体基板に形成されたソースまたはドレイン用の前記第１導電型の第３半導体領域と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記半導体基板に前記第１半導体領域に隣接するように形成された、前記第２導電型の第１ハロー領域と、を有し、
    前記第１ゲート絶縁膜と前記第２ゲート絶縁膜と前記第３ゲート絶縁膜のそれぞれの厚さは、互いに同じである、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ＭＩＳＦＥＴにより前記半導体基板に流れる電流の向きと、前記第２ＭＩＳＦＥＴにより前記半導体基板に流れる電流の向きとは、互いに同じである、半導体装置。
  4. 以下を含む、発振回路を備える半導体装置：
    半導体基板；
    前記半導体基板に形成された素子分離領域；
    前記発振回路に含まれるペアトランジスタに用いられる第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴ；
    ここで、
    前記第１ＭＩＳＦＥＴは、
    前記半導体基板における前記素子分離領域で周囲を囲まれた第１活性領域に形成されたソースまたはドレイン用の第１導電型の第１半導体領域と、
    前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、を有し、
    前記第２ＭＩＳＦＥＴは、
    前記半導体基板における前記素子分離領域で周囲を囲まれた第２活性領域に形成されたソースまたはドレイン用の前記第１導電型の第２半導体領域と、
    前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、を有し、
    前記第１ＭＩＳＦＥＴは、前記半導体基板における前記第１半導体領域に隣接する位置に、前記第１導電型とは反対の第２導電型のハロー領域を有しておらず、
    前記第２ＭＩＳＦＥＴは、前記半導体基板における前記第２半導体領域に隣接する位置に、前記第２導電型のハロー領域を有しておらず、
    前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に接続され、
    前記第１ゲート電極は、平面視において、前記第１活性領域を横切るように延在し、
    前記第２ゲート電極は、平面視において、前記第２活性領域を横切るように延在し、
    前記第１活性領域の外周に沿うように前記半導体基板上に延在する第１導体部が、前記第１ゲート電極と一体的に形成されている。
  5. 請求項４記載の半導体装置において、
    論理回路に用いられる第３ＭＩＳＦＥＴを更に備え、
    前記第３ＭＩＳＦＥＴは、前記半導体基板に形成されたソースまたはドレイン用の前記第１導電型の第３半導体領域と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記半導体基板に前記第１半導体領域に隣接するように形成された、前記第２導電型の第１ハロー領域と、を有し、
    前記第１ゲート絶縁膜と前記第２ゲート絶縁膜と前記第３ゲート絶縁膜のそれぞれの厚さは、互いに同じである、半導体装置。
  6. 請求項４記載の半導体装置において、
    前記第１ＭＩＳＦＥＴにより前記半導体基板に流れる電流の向きと、前記第２ＭＩＳＦＥＴにより前記半導体基板に流れる電流の向きとは、互いに同じである、半導体装置。
  7. 以下の工程を含む、発振回路を備える半導体装置の製造方法：
    （ａ）半導体基板を準備する工程；
    （ｂ）前記半導体基板上に第１ゲート絶縁膜を介して第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記半導体基板上に第２ゲート絶縁膜を介して第２ＭＩＳＦＥＴ用の第２ゲート電極を形成し、前記半導体基板上に第３ゲート絶縁膜を介して第３ＭＩＳＦＥＴ用の第３ゲート電極を形成し、前記半導体基板上に第４ゲート絶縁膜を介して第４ＭＩＳＦＥＴ用の第４ゲート電極を形成する工程；
    （ｃ１）前記（ｂ）工程後、前記半導体基板における前記第２ＭＩＳＦＥＴを形成すべき領域と前記第３ＭＩＳＦＥＴを形成すべき領域と前記第４ＭＩＳＦＥＴを形成すべき領域とを覆い、かつ、前記半導体基板における前記第１ＭＩＳＦＥＴを形成すべき領域を露出するような第１レジストパターンを形成する工程、
    （ｃ２）前記（ｃ１）工程後、前記半導体基板に第１導電型の第１低濃度領域を第１の垂直イオン注入により形成する工程、
    （ｃ３）前記（ｃ１）工程後、前記半導体基板に、前記第１低濃度領域に隣接しかつ前記第１導電型とは反対の第２導電型の第１ハロー領域を斜めイオン注入により形成する工程、
    （ｃ４）前記（ｃ２）工程および前記（ｃ３）工程の後、前記第１レジストパターンを除去する工程、
    （ｃ５）前記（ｃ４）工程後、前記半導体基板における前記第１ＭＩＳＦＥＴを形成すべき領域を覆い、かつ、前記半導体基板における前記第２ＭＩＳＦＥＴを形成すべき領域と前記第３ＭＩＳＦＥＴを形成すべき領域と前記第４ＭＩＳＦＥＴを形成すべき領域とを露出するような第２レジストパターンを形成する工程、
    （ｃ６）前記（ｃ５）工程後、前記半導体基板に前記第１導電型の第２低濃度領域と前記第１導電型の第３低濃度領域と前記第１導電型の第４低濃度領域とを、第２の垂直イオン注入により形成する工程、
    （ｃ７）前記（ｃ６）工程後、前記第２レジストパターンを除去する工程、
    （ｃ８）前記（ｃ７）工程後、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極の各側壁上にサイドウォールスペーサを形成する工程、
    （ｃ９）前記（ｃ８）工程後、前記半導体基板に前記第１導電型の第１高濃度領域と前記第１導電型の第２高濃度領域と前記第１導電型の第３高濃度領域と前記第１導電型の第４高濃度領域とを、第３の垂直イオン注入により形成する工程、
    （ｄ）前記（ｃ９）工程後、半導体基板上に、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極を覆うように、層間絶縁膜を形成する工程；
    （ｅ）前記（ｄ）工程後、前記層間絶縁膜に埋め込まれた導電性プラグを形成する工程；
    （ｆ）前記（ｅ）工程後、前記層間絶縁膜上に配線を形成する工程；
    ここで、
    前記第４ゲート絶縁膜は、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜のそれぞれよりも厚く、
    前記第１高濃度領域は、前記第１低濃度領域よりも高い不純物濃度を有し、
    前記第２高濃度領域は、前記第２低濃度領域よりも高い不純物濃度を有し、
    前記第３高濃度領域は、前記第３低濃度領域よりも高い不純物濃度を有し、
    前記第４高濃度領域は、前記第４低濃度領域よりも高い不純物濃度を有し、
    前記第１低濃度領域と前記第１高濃度領域とにより、前記第１ＭＩＳＦＥＴのソースまたはドレイン用の前記第１導電型の第１半導体領域が形成され、
    前記第２低濃度領域と前記第２高濃度領域とにより、前記第２ＭＩＳＦＥＴのソースまたはドレイン用の前記第１導電型の第２半導体領域が形成され、
    前記第３低濃度領域と前記第３高濃度領域とにより、前記第３ＭＩＳＦＥＴのソースまたはドレイン用の前記第１導電型の第３半導体領域が形成され、
    前記第４低濃度領域と前記第４高濃度領域とにより、前記第４ＭＩＳＦＥＴのソースまたはドレイン用の前記第１導電型の第４半導体領域が形成され、
    前記（ｂ）工程後、前記半導体基板における前記第２半導体領域に隣接する位置に前記第２導電型のハロー領域は形成されず、かつ、前記半導体基板における前記第３半導体領域に隣接する位置に前記第２導電型のハロー領域は形成されず、
    前記第２ゲート電極と前記第３ゲート電極とは、互いに電気的に接続され、
    前記第２ＭＩＳＦＥＴと前記第３ＭＩＳＦＥＴは、前記発振回路に含まれるペアトランジスタに用いられる。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第１ＭＩＳＦＥＴは論理回路に用いられる、半導体装置の製造方法。
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