JP7674513B2

JP7674513B2 - 画素駆動回路及び表示パネル

Info

Publication number: JP7674513B2
Application number: JP2023566837A
Authority: JP
Inventors: 周仁杰; 李榮榮
Original assignee: HKC Co Ltd
Current assignee: HKC Co Ltd
Priority date: 2022-07-28
Filing date: 2022-12-23
Publication date: 2025-05-09
Anticipated expiration: 2042-12-23
Also published as: KR20240016940A; US12340750B2; CN115116396A; EP4336486A4; EP4336486A1; US20240038174A1; JP2024530557A; WO2024021465A1; CN115116396B

Description

関連出願の参照
本出願は、発明の名称を「画素駆動回路及び表示パネル」とする、２０２２年７月２８日に出願された中国特許出願第２０２２１０８９８９１８．７号の優先権を主張し、そのすべての内容が引用として本出願に組み込まれる。

本出願は、表示技術分野に関し、特に、画素駆動回路及び表示パネルに関する。

ここでの記述は、本出願に関する背景情報のみを提供するものであり、従来技術を必ずしも構成するものではない。有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ、ＯＬＥＤ）ディスプレイは、消費電力が低い、応答速度が速い、表示視野角が広いなどの利点を有するため、応用が広がりつつある。ＯＬＥＤディスプレイのＯＬＥＤアレイにおいて、ＯＬＥＤごとに対応する画素駆動回路を備える。画素駆動回路は、通常、複数の薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、ＴＦＴ）で構成される。しかし、異なる画素駆動回路のＴＦＴのパラメータが異なる。例えば、閾値電圧Ｖｔｈ（即ち、ＴＦＴを臨界オフ状態又は臨界オン状態にするゲート・ソース間のバイアス電圧）、移動度等が異なる。従って異なるＯＬＥＤが発する光線の明るさに差が生じ、その差は人間の目に感知される。この現象は、ムラ現象と呼ばれる。ムラ現象は、表示装置の表示性能を低下させる。

従来技術では、異なる画素駆動回路のＴＦＴの閾値電圧の違いによる表示輝度ムラを改善するために、通常、６Ｔ（トランジスタ）１Ｃ（キャパシタ）、７Ｔ１Ｃ、８Ｔ１Ｃ等の画素駆動回路のような補償機能を有する画素駆動回路が設計され、画素駆動回路が順次にリセット段階、データ書き込み段階、発光段階で動作するようにする。従来の画素駆動回路において、データ書き込み段階でＴＦＴの閾値電圧Ｖｔｈが補償された後、ＯＬＥＤの表示輝度はデータ電圧Ｖｄａｔａ及び駆動電圧ＶＤＤと相関するがＴＦＴの閾値電圧Ｖｔｈと相関しなくなる。しかしながら、駆動電圧ＶＤＤを伝送するための電源線自体がインピーダンスを有するため、電源チップとの距離が異なる画素駆動回路によって受けられる駆動電圧ＶＤＤは異なる。そうになると、電源チップとの距離が異なるＯＬＥＤの表示輝度に差が生じ、ムラ現象は、徹底的に解決されることができなく、また、ＯＬＥＤディスプレイの大型化に伴って顕著になり、ユーザの視覚体験に大きく影響する。

本出願において、画素駆動回路が提供される。画素駆動回路は発光素子の発光を駆動するように構成されており、発光素子の第１端は基準電圧を受けるように構成されており、画素駆動回路は、１フレームの表示周期において順にリセット段階、データ書き込み段階及び発光段階で動作し、画素駆動回路は、駆動トランジスタ、エネルギー蓄積キャパシタ、エネルギー蓄積キャパシタリセットループ、ブートストラップキャパシタ、プリチャージループ、データ書き込みループ及び発光ループを含む。駆動トランジスタは、制御端、第１接続端及び第２接続端を備え、第１接続端は駆動電圧を受けるように構成されており、第２接続端は発光素子の第２端に電気的に接続されている。エネルギー蓄積キャパシタの第１端は、駆動トランジスタの制御端に電気的に接続されており、エネルギー蓄積キャパシタの第２端は、電圧値が一定の第１電圧を受けるように構成されている。エネルギー蓄積キャパシタリセットループは、リセット段階でオンになって、第１リセット電圧を受けて、エネルギー蓄積キャパシタの第１端の電圧が第１リセット電圧の値に達するように、エネルギー蓄積キャパシタの第１端の電圧をリセットするように構成されている。ブートストラップキャパシタの第１端は、駆動トランジスタの第１接続端に電気的に接続されており、ブートストラップキャパシタの第２端は、リセット段階でゼロ電位の電圧を受け、データ書き込み段階でデータ電圧を受けるように構成されている。プリチャージループは、リセット段階でオンになって、駆動電圧を受けてブートストラップキャパシタを充電することにより、ブートストラップキャパシタの第１端の電圧が駆動電圧の値に達するようにブートストラップキャパシタの第１端の電圧を調整し、ブートストラップキャパシタの第２端の電圧がゼロ電位の値に達するようにブートストラップキャパシタの第２端の電圧をリセットすることで、ブートストラップキャパシタの第１端の電圧と第２端の電圧の間の差値を駆動電圧の値に達させるように構成されている。データ書き込みループは、直列接続されたブートストラップキャパシタ、駆動トランジスタ及びエネルギー蓄積キャパシタを含み、データ書き込みループは、データ書き込み段階でオンになって、ブートストラップキャパシタの第２端でデータ電圧を受けて、ブートストラップキャパシタのブートストラップ効果に基づいてエネルギー蓄積キャパシタを充電することにより、駆動トランジスタの制御端の電圧が第１リセット電圧の値から第２電圧の値に達するように、駆動トランジスタの制御端の電圧を調整するように構成されており、駆動トランジスタは、その制御端の電圧が第２電圧に等しくなったら、臨界オン状態となり、第２電圧は、駆動電圧とデータ電圧と駆動トランジスタの閾値電圧との和に等しい。発光ループは、直列接続された駆動トランジスタ及び発光素子を含み、発光ループは、発光段階でオンになって、駆動トランジスタの第１接続端で駆動電圧を受けて、発光素子の発光を駆動するように構成されている。

本出願で提供される画素駆動回路は、リセット段階で、プリチャージループを介して、ブートストラップキャパシタの第１端の電圧が駆動電圧の値に達するようにブートストラップキャパシタを充電し、データ書き込み段階で、ブートストラップキャパシタの第２端を介してデータ電圧を受けて、ブートストラップキャパシタのブートストラップ効果に基づいて、エネルギー蓄積キャパシタを充電することで、駆動トランジスタの制御端の電圧を第２電圧に調整し、第２電圧の電圧値は、駆動電圧、データ電圧及び駆動トランジスタの閾値電圧の和と等しく、また、発光段階で、駆動トランジスタにその制御端で受けた第２電圧及びその第１接続端で受けた駆動電圧とに基づいて、発光素子の発光を駆動させて、発光素子を流れる電流が駆動電圧及び駆動トランジスタの閾値電圧と相関しなくなることで、異なる画素駆動回路における駆動トランジスタの閾値電圧の違いによる表示パネルの表示輝度ムラを解消するだけでなく、異なる画素駆動回路によって受けられた駆動電圧の違いによる表示パネルの表示輝度ムラを解消することもできる。

本出願において、表示パネルがさらに提供される。表示パネルは、基板と幾つかの画素駆動回路を含み、基板は表示領域を有し、幾つかの画素駆動回路は基板の表示領域内にアレイ状に配列されている。画素駆動回路は発光素子の発光を駆動するように構成されており、発光素子の第１端は基準電圧を受けるように構成されており、画素駆動回路は、１フレームの表示周期において順にリセット段階、データ書き込み段階及び発光段階で動作し、画素駆動回路は、駆動トランジスタ、エネルギー蓄積キャパシタ、エネルギー蓄積キャパシタリセットループ、ブートストラップキャパシタ、プリチャージループ、データ書き込みループ及び発光ループを含む。駆動トランジスタは、制御端、第１接続端及び第２接続端を備え、第１接続端は駆動電圧を受けるように構成されており、第２接続端は発光素子の第２端に電気的に接続されている。エネルギー蓄積キャパシタの第１端は、駆動トランジスタの制御端に電気的に接続されており、エネルギー蓄積キャパシタの第２端は、電圧値が一定の第１電圧を受けるように構成されている。エネルギー蓄積キャパシタリセットループは、リセット段階でオンになって、第１リセット電圧を受けて、エネルギー蓄積キャパシタの第１端の電圧が第１リセット電圧の値に達するように、エネルギー蓄積キャパシタの第１端の電圧をリセットするように構成されている。ブートストラップキャパシタの第１端は、駆動トランジスタの第１接続端に電気的に接続されており、ブートストラップキャパシタの第２端は、リセット段階でゼロ電位の電圧を受け、データ書き込み段階でデータ電圧を受けるように構成されている。プリチャージループは、リセット段階でオンになって、駆動電圧を受けてブートストラップキャパシタを充電することにより、ブートストラップキャパシタの第１端の電圧が駆動電圧の値に達するようにブートストラップキャパシタの第１端の電圧を調整し、ブートストラップキャパシタの第２端の電圧がゼロ電位の値に達するようにブートストラップキャパシタの第２端の電圧をリセットすることで、ブートストラップキャパシタの第１端の電圧と第２端の電圧の間の差値を駆動電圧の値に達させるように構成されている。データ書き込みループは、直列接続されたブートストラップキャパシタ、駆動トランジスタ及びエネルギー蓄積キャパシタを含み、データ書き込みループは、データ書き込み段階でオンになって、ブートストラップキャパシタの第２端でデータ電圧を受けて、ブートストラップキャパシタのブートストラップ効果に基づいてエネルギー蓄積キャパシタを充電することにより、駆動トランジスタの制御端の電圧が第１リセット電圧の値から第２電圧の値に達するように、駆動トランジスタの制御端の電圧を調整するように構成されており、駆動トランジスタは、その制御端の電圧が第２電圧に等しくなったら、臨界オン状態となり、第２電圧は、駆動電圧とデータ電圧と駆動トランジスタの閾値電圧との和に等しい。発光ループは、直列接続された駆動トランジスタ及び発光素子を含み、発光ループは、発光段階でオンになって、駆動トランジスタの第１接続端で駆動電圧を受けて、発光素子の発光を駆動するように構成されている。

本出願の追加的な態様及び利点について、一部は以下の説明において紹介され、一部は以下の説明を介して明らかになり、又は本出願の実践を通じて理解される。

図１は、本出願の実施形態に係るパネルの構成を示す概略図である。図２は、従来の画素駆動回路の構成を示す概略図である。図３は、本出願の実施形態に係る画素駆動回路の構成を示す概略図である。図４は、図３に示された画素駆動回路の動作を示すタイミングチャートである。図５ａは、図３に示された画素駆動回路がＡ段階にあるときの回路概略図である。図５ｂは、図３に示された画素駆動回路がＢ段階にあるときの回路概略図である。図５ｃは、図３に示された画素駆動回路がＣ段階にあるときの回路概略図である。

以下、本出願の実施形態の図面を参照しながら本出願の実施形態の技術的解決策を明晰に、全面的に説明する。明らかに、説明される実施形態は、本出願の一部の実施形態のみであり、全ての実施形態ではない。本出願における実施形態に基づいて、当業者が創造的な努力なしに得られるすべての他の実施形態は、皆本出願の保護範囲に属する。

本出願の説明において、用語「上」、「下」、「左」、「右」などによって示される方向又は位置関係は図面に基づいて示される方向又は位置関係であり、単に本出願を説明し、説明を簡略化するためのものであり、指される装置又は要素が必ず特定の方向を有し、特定の方向で構成され又は動作されることを示したり暗示したりするためのものではなく、従って本出願に対する制限と理解されることはできない。また、用語「第１」、「第２」などは、説明のためだけに使用され、相対的な重要性を示したり暗示したりするためのものと理解されることはできない。

図１を参照すると、本出願で表示パネル１が提供され、表示パネル１は、互いに電気的に接続された基板１０００及びメイン駆動回路２０００を備え、基板１０００は、表示領域１００１及び非表示領域１００２を有する。表示領域１００１内には、幾つかの画素駆動回路１００がアレイ状に配列して設けられている。メイン駆動回路２０００は、走査信号生成モジュール１１０、データ電圧生成モジュール１２０及び駆動電圧生成モジュール１３０を備える。走査信号生成モジュール１１０は、複数の走査線１１１を介して複数行の画素駆動回路１００に別々に電気的に接続されており、各々の行の画素駆動回路１００に対応する走査信号を生成するように構成されている。データ電圧生成モジュール１２０は、複数のデータ線１２１を介して複数列の画素駆動回路１００に別々に電気的に接続されており、各々の列の画素駆動回路１００に対応するデータ電圧Ｖｄａｔａを生成するように構成されている。駆動電圧生成モジュール１３０は、複数の電源電圧線１３１を介して複数行の画素駆動回路１００に別々に電気的に接続されており、各々の行の画素駆動回路１００に駆動電圧ＶＤＤを生成するように構成されている。

図２を参照すると、図２は、２Ｔ（トランジスタ）１Ｃ（キャパシタ）構成を有する従来の画素駆動回路１００’を示す。画素駆動回路１００’は、走査トランジスタＴ０、駆動トランジスタＭ、エネルギー蓄積キャパシタＣ及び発光素子を含む。

画素駆動回路１００’は、発光素子の発光を駆動するように構成されている。本出願の実施形態では、発光素子は有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ、ＯＬＥＤ）であり、発光素子の第１端はＯＬＥＤのカソードに対応し、発光素子の第２端はＯＬＥＤのアノードに対応している。別の実施形態では、発光素子は、発光ダイオード（Ｌｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ、ＬＥＤ）であってもよく、マイクロＬＥＤ（ＭｉｃｒｏＬＥＤ）又はミニＬＥＤ（ＭｉｎｉＬＥＤ）であってもよい。この発光素子ＯＬＥＤのカソードは、基準電圧端に電気的に接続されて基準電圧Ｖｓｓを受けるように構成されている。駆動トランジスタＭのソースは、電源電圧線１３１に電気的に接続されて駆動電圧ＶＤＤを受けるように構成されており、駆動トランジスタＭのドレインは、発光素子ＯＬＥＤのアノードに電気的に接続されており、駆動トランジスタＭのゲートは、走査トランジスタＴ０のドレインに電気的に接続されている。走査トランジスタＴ０のソースは、データ線１２１に電気的に接続されてデータ電圧Ｖｄａｔａを受けるように構成されている。走査トランジスタＴ０のゲートは、走査線１１１と電気的に接続されて走査信号を受けるように構成されている。エネルギー蓄積キャパシタＣの第１端は駆動トランジスタＭのゲートに電気的に接続されており、エネルギー蓄積キャパシタＣの第２端は発光素子ＯＬＥＤのカソードに電気的に接続されている。例えば、走査信号がオン信号であるとき、走査トランジスタＴ０がオンになり、データ線１２１上のデータ電圧Ｖｄａｔａが走査トランジスタＴ０を介してエネルギー蓄積キャパシタＣを充電することで、エネルギー蓄積キャパシタＣの第１端の電圧がデータ電圧Ｖｄａｔａの値に達するように、エネルギー蓄積キャパシタＣの第１端の電圧を調整し、駆動トランジスタＭは、そのゲートで受けたデータ電圧Ｖｄａｔａと、そのソースで受けた駆動電圧ＶＤＤとに基づいて発光素子ＯＬＥＤの発光を駆動する。このとき、駆動トランジスタＭのゲート・ソース間電圧Ｖｇｓ＝Ｖｇ－Ｖｓ＝Ｖｄａｔａ－ＶＤＤ。発光素子ＯＬＥＤを流れる電流Ｉｄｓと駆動トランジスタＭのゲート・ソース間電圧Ｖｇｓには、次の関係がある。
［数式１］
Ｉｄｓ＝（Ｋ／２）（Ｖｇｓ－Ｖｔｈ）^２＝（Ｋ／２）（Ｖｄａｔａ－ＶＤＤ－Ｖｔｈ）^２

Ｋ＝Ｃｏｘ×μ×Ｗ／Ｌ。Ｃｏｘは単位面積当たりのゲート容量であり、μはチャネル内の電子移動度であり、Ｗ／Ｌは駆動トランジスタＭのチャネルの幅と長の比であり、Ｖｔｈは駆動トランジスタＭの閾値電圧である。

発光素子ＯＬＥＤの輝度は、発光素子ＯＬＥＤを流れる電流Ｉｄｓに正比例し、即ち、データ電圧Ｖｄａｔａ、駆動電圧ＶＤＤ及び駆動トランジスタＭの閾値電圧Ｖｔｈと相関している。異なる駆動トランジスタＭの閾値電圧Ｖｔｈの違いによる表示パネルの表示輝度ムラを避けるために、従来の表示パネルにおいて、画素駆動回路１００’は閾値補償機能を有する駆動回路（図示せず）として設計されている。それゆえ、駆動回路は順に、リセット段階、データ書き込み段階及び発光段階で動作し、データ書き込み段階でエネルギー蓄積キャパシタＣを充電してその第１端の電圧が（Ｖｄａｔａ＋Ｖｔｈ）の値に達するようにその第１端の電圧を調整する。このとき、駆動トランジスタＭのゲート・ソース間電圧Ｖｇｓ＝Ｖｇ－Ｖｓ＝（Ｖｄａｔａ＋Ｖｔｈ）－ＶＤＤ。発光素子ＯＬＥＤを流れる電流Ｉｄｓと駆動トランジスタＭのゲート・ソース間電圧Ｖｇｓには、次の数式の関係が満たされる。
［数式２］
Ｉｄｓ＝（Ｋ／２）（Ｖｇｓ－Ｖｔｈ）^２＝（Ｋ／２）（Ｖｄａｔａ－ＶＤＤ）^２

上記の数式から明らかなように、発光素子ＯＬＥＤの輝度は、データ電圧Ｖｄａｔａ及び駆動電圧ＶＤＤと相関するが、駆動トランジスタＭの閾値電圧Ｖｔｈと相関していない。これにより、異なる駆動トランジスタＭの閾値電圧Ｖｔｈの違いによる表示パネル１の表示輝度ムラを解消することができる。しかしながら、駆動電圧ＶＤＤを伝送するための電源電圧線１３１自体が回線インピーダンスを有するため、駆動電圧生成モジュール１３０との距離が異なる画素駆動回路１００によって受けられる駆動電圧ＶＤＤは異なる。それゆえ、駆動電圧生成モジュール１３０との距離が異なる発光素子ＯＬＥＤの間に表示輝度の差が生じることで、ムラ現象は、徹底的に解決されることができなく、また、表示パネル１の大型化に伴って顕著になり、ユーザの視覚体験に大きく影響する。

図３を参照すると、従来の画素駆動回路において電源電圧線１３１の回線インピーダンスによる表示パネル１の表示輝度ムラを解消するために、本出願で発光素子ＯＬＥＤの発光を駆動するための画素駆動回路１００が提供される。

画素駆動回路１００は、エネルギー蓄積キャパシタＣ１、ブートストラップキャパシタＣ２、駆動トランジスタＭ、第１スイッチングトランジスタＴ１、第２スイッチングトランジスタＴ２、第３スイッチングトランジスタＴ３、第４スイッチングトランジスタＴ４、第５スイッチングトランジスタＴ５及び第６スイッチングトランジスタＴ６を含む。スイッチングトランジスタＴ１～Ｔ６（即ち、スイッチングトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６）の各々の制御端は、走査信号生成モジュール１１０に電気的に接続されており、スイッチングトランジスタＴ１～Ｔ６は、三極管（ｔｒｉｏｄｅ）又は金属酸化物半導体（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、ＭＯＳ）トランジスタのうちの少なくとも一種を用いることができる。本実施形態では、スイッチングトランジスタＴ１～Ｔ６及び駆動トランジスタＭは、いずれもＰチャネル金属酸化物半導体（Ｐ－ｃｈａｎｎｅｌＭｅｔａｌ－ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、ＰＭＯＳ）トランジスタなどのローレベルでオンになるトランジスタ（Ｌｏｗ－ＬｅｖｅｌＣｏｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ)である。別の実施形態では、スイッチングトランジスタＴ１～Ｔ６及び駆動トランジスタＭは、いずれもＮチャネル金属酸化物半導体（Ｎ－ｃｈａｎｎｅｌＭｅｔａｌ－ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、ＮＭＯＳ）トランジスタなどのハイレベルでオンになるトランジスタ(Ｈｉｇｈ－ＬｅｖｅｌＣｏｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ)である。スイッチングトランジスタＴ１～Ｔ６を、同一タイプのトランジスタとして設計することは、基板１０００の製造工程の簡素化、加工の難しさの低減及び生産コストの低減に有利であることが理解される。当然ながら、別の実施形態では、スイッチングトランジスタＴ１～Ｔ６及び駆動トランジスタＭは異なるタイプのトランジスタを採用することもでき、ここでは限定されない。なお、本出願におけるスイッチングトランジスタＴ１～Ｔ６及び駆動トランジスタＭは、アモルファスシリコン薄膜トランジスタ（ＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏｎＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、ａ－ＳｉＴＦＴ）、低温ポリシリコン薄膜トランジスタ（Ｌｏｗ－ＴｅｍｐｅｒａｔｕｒｅＰｏｌｙｓｉｌｉｃｏｎＴＦＴ、ＬＴＰＳＴＦＴ）、又は酸化物半導体薄膜トランジスタ（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＴＦＴ、ＯｘｉｄｅＴＦＴ）を採用することができる。このうち、ＯｘｉｄｅＴＦＴの活性層としては、酸化インジウムガリウム亜鉛（ＩｎｄｉｕｍＧａｌｌｉｕｍＺｉｎｃＯｘｉｄｅ、ＩＧＺＯ）等の酸化物半導体（Ｏｘｉｄｅ）を用いることができる。例示的に、スイッチングトランジスタＴ１～Ｔ６はＯｘｉｄｅＴＦＴを採用し、駆動トランジスタＭは低温ポリシリコントランジスタを採用する。低温ポリシリコントランジスタの移動度が高いことで、駆動トランジスタＭがオンになる速度を向上させることができ、ひいては画素駆動回路１００の反応速度を向上させることができ、表示パネル１の表示効果を向上させることができる。

画素駆動回路１００の回路構成及びその動作原理をより明確に説明するために、図４、図５ａ～図５ｃを併せて参照されたい。

図４に示すように、画素駆動回路１００は、１フレームの表示周期において、順にリセット段階（Ａ段階）、データ書き込み段階（Ｂ段階）及び発光段階（Ｃ段階）で動作する。

図５ａに示すように、画素駆動回路１００は、プリチャージループＬ１とエネルギー蓄積キャパシタリセットループＬ２を備える。プリチャージループＬ１は、順に直列接続された第１スイッチングトランジスタＴ１、ブートストラップキャパシタＣ２及び第２スイッチングトランジスタＴ２を含む。第１スイッチングトランジスタＴ１の第１接続端は、駆動電圧ＶＤＤを受けるように構成されており、第１スイッチングトランジスタＴ１の第２接続端は、ブートストラップキャパシタＣ２の第１端に電気的に接続されている。第２スイッチングトランジスタＴ２の第１接続端は、接地端に電気的に接続されてゼロ電位の電圧を受けるように構成されており、第２スイッチングトランジスタＴ２の第２接続端は、ブートストラップキャパシタＣ２の第２端に電気的に接続されている。プリチャージループＬ１は、リセット段階でオンになって（即ち、第１スイッチングトランジスタＴ１と第２スイッチングトランジスタＴ２がいずれもオンになる）、駆動電圧ＶＤＤを受けてブートストラップキャパシタＣ２を充電することにより、ブートストラップキャパシタＣ２の第１端の電圧が駆動電圧ＶＤＤの値に達するようにブートストラップキャパシタＣ２の第１端の電圧を調整し、ブートストラップキャパシタＣ２の第２端の電圧がゼロ電位に達するようにブートストラップキャパシタＣ２の第２端の電圧をリセットすることで、ブートストラップキャパシタＣ２の第１端の電圧と第２端の電圧の間の差値を駆動電圧ＶＤＤの値に達させるように構成されている。これにより、ブートストラップキャパシタＣ２は、第２のスイッチングトランジスタＴ２を介して前の１フレームの表示周期の残留電荷を接地端に放電することができることで、ブートストラップキャパシタＣ２の第２端の電圧がゼロ電位に達するようにブートストラップキャパシタＣ２の第２端の電圧をリセットして、表示パネル１の表示効果の均一性を確保することができる。

エネルギー蓄積キャパシタリセットループＬ２は、直列接続されたエネルギー蓄積キャパシタＣ１と第６スイッチングトランジスタＴ６を備える。第６スイッチングトランジスタＴ６の第１接続端は、第１リセット電圧を受けるように構成されており、第６スイッチングトランジスタＴ６の第２接続端は、エネルギー蓄積キャパシタＣ１の第１端に電気的に接続されている。エネルギー蓄積キャパシタＣ１の第１端は、さらに駆動トランジスタＭの制御端（即ち、ゲートｇ）に電気的に接続されている。エネルギー蓄積キャパシタＣ１の第２端は、電圧値が一定の第１電圧Ｖ１を受けるように構成されている。エネルギー蓄積キャパシタリセットループＬ２は、リセット段階でオンになって（即ち、第６スイッチングトランジスタＴ６がオンになる）、第１リセット電圧を受けて、エネルギー蓄積キャパシタＣ１の第１端の電圧をリセットするように構成されている。即ち、エネルギー蓄積キャパシタＣ１を充電して、その第１端の電圧が第１リセット電圧の値に達するようにその第１端の電圧をリセットする。これにより、前の１フレームの表示周期における発光段階の残留電荷がエネルギー蓄積キャパシタＣ１の電圧に与える影響をなくすことができることで、各々の１フレームの表示周期のデータ書き込み段階で、エネルギー蓄積キャパシタＣ１の第１端の電圧は同じ初期値、即ち第１リセット電圧の値を有し、表示パネル１の表示効果の均一性が確保される。本実施形態では、エネルギー蓄積キャパシタＣ１の第２端が受ける第１電圧Ｖ１はゼロ電位の電圧であり、他の実施形態では、第１電圧Ｖ１は駆動電圧ＶＤＤであってもよい。

さらに、発光素子ＯＬＥＤの第１端は基準電圧ＶＳＳを受けるように構成されており、発光素子ＯＬＥＤの第２端は駆動トランジスタＭの第２接続端（即ちドレインｄ）に電気的に接続されている。

選択的に、画素駆動回路１００は、発光素子リセットループＬ３をさらに含む。発光素子リセットループＬ３は、直列接続された第７スイッチングトランジスタＴ７と発光素子ＯＬＥＤを備える。第７スイッチングトランジスタＴ７の第１接続端は、第２リセット電圧を受けるように構成されており、第７スイッチングトランジスタＴ７の第２接続端は、発光素子ＯＬＥＤの第２端に電気的に接続されている。発光素子リセットループＬ３は、リセット段階でオンになって（即ち、第７スイッチングトランジスタＴ７がオンになる）、発光素子ＯＬＥＤの第２端の電圧が第２リセット電圧の値に達するように、発光素子ＯＬＥＤの第２端の電圧をリセットするように構成されている。これにより、前の１フレームの表示周期における発光段階の残留電荷が発光素子ＯＬＥＤの第２端の電圧に与える影響をなくすことができることで、各々の１フレームの表示周期における発光段階で、発光素子ＯＬＥＤの第２端の電圧は同じ初期値、即ち第２リセット電圧の値を有し、表示パネル１の表示効果の均一性がさらに向上することができる。例示的に、第１リセット電圧の電圧値及び第２リセット電圧の電圧値は、いずれもリセット電圧Ｖｉｎｔに等しく、Ｖｉｎｔ＜ＶＳＳ。これにより、リセット段階で、第２リセット電圧が発光素子ＯＬＥＤの誤発光をもたらさない。当然ながら、他の実施形態では、第１リセット電圧の電圧値と第２リセット電圧の電圧値は等しくなくてもよい。

図５ｂに示すように、画素駆動回路１００は、データ書き込みループＬ４をさらに含む。データ書き込みループＬ４は、順に直列接続された第３スイッチングトランジスタＴ３、ブートストラップキャパシタＣ２、駆動トランジスタＭ、第４スイッチングトランジスタＴ４及びエネルギー蓄積キャパシタＣ１を備える。具体的には、第３スイッチングトランジスタＴ３の第１接続端はデータ電圧Ｖｄａｔａを受けるうよに構成されており、第３スイッチングトランジスタＴ３の第２接続端はブートストラップキャパシタＣ２の第２端に電気的に接続されおり、ブートストラップキャパシタＣ２の第１端はさらに駆動トランジスタＭの第１接続端（即ちソースｓ）に電気的に接続されている。第４スイッチングトランジスタＴ４は、駆動トランジスタＭの第２接続端とエネルギー蓄積キャパシタＣ１の第１端の間に電気的に接続されている。データ書き込みループＬ４は、データ書き込み段階でオンになって、第３スイッチングトランジスタＴ３の第１接続端を介してデータ電圧Ｖｄａｔａを受け、且つブートストラップキャパシタＣ２のブートストラップ効果に基づいてエネルギー蓄積キャパシタＣ１を充電することにより、駆動トランジスタＭの制御端の電圧が第１リセット電圧の値から第２電圧の値に達するように、駆動トランジスタＭの制御端の電圧を調整するように構成されている。駆動トランジスタＭは、その制御端の電圧が第２電圧に等しくなると、臨界オン状態となる。第２電圧の電圧値は、駆動電圧ＶＤＤとデータ電圧と駆動トランジスタＭの閾値電圧との和に等しい。なお、リセット段階で、第３スイッチングトランジスタＴ３は、第２スイッチングトランジスタＴ２を介して前の１フレームの表示周期における残留電荷を接地端に放電することができることで、前の１フレームの表示周期における残留電荷の影響を受けることを避けることができる。

具体的には、前述したように、ブートストラップキャパシタＣ２の第１端の電圧と第２端の電圧の間の差値が駆動電圧ＶＤＤの値である。ブートストラップキャパシタＣ２は、データ電圧Ｖｄａｔａを受けると、その第２端の電圧がゼロ電位からＶｄａｔａの値に変化し、即ちブートストラップキャパシタＣ２の第２端の電位がＶｄａｔａの値だけ変化する。ブートストラップキャパシタＣ２のブートストラップ効果により、ブートストラップキャパシタＣ２の第１端（即ち駆動トランジスタＭのソース電圧Ｖｓ）の電位も変化して（Ｖｄａｔａ＋ＶＤＤ）の値に達する。データ書き込み段階で、駆動トランジスタＭは、エネルギー蓄積キャパシタＣ１を充電する開始タイミングにおいて、ゲート電圧Ｖｇ＝Ｖｉｎｔ、ソース電圧Ｖｓ＝Ｖｄａｔａ＋ＶＤＤ、このとき、ゲート・ソース間電圧Ｖｇｓ＝Ｖｇ－Ｖｓ＝Ｖｉｎｔ－Ｖｄａｔａ＜Ｖｔｈ、従って、駆動トランジスタＭがオンになる。Ｖｔｈは駆動トランジスタＭの閾値電圧であり、Ｖｇｓ＜Ｖｔｈの場合、駆動トランジスタＭはオンになり、Ｖｇｓ＞Ｖｔｈの場合、駆動トランジスタＭはオフになる。ソース電圧Ｖｓは、オンになったデータ書き込みループＬ４を介してエネルギー蓄積キャパシタＣ１を充電して、エネルギー蓄積キャパシタＣ１の第１端の電圧を引き続き上昇させる。エネルギー蓄積キャパシタＣ１の第１端の電圧がＶｇ＝Ｖｄａｔａ＋ＶＤＤ＋Ｖｔｈまで上昇すると、Ｖｇｓ＝（Ｖｄａｔａ＋ＶＤＤ＋Ｖｔｈ）－（Ｖｄａｔａ＋ＶＤＤ）＝Ｖｔｈとなり、駆動トランジスタＭが臨界オン状態となり、エネルギー蓄積キャパシタＣ１の第１端の電圧は上昇しなくなる。第２電圧の電圧値は（Ｖｄａｔａ＋ＶＤＤ＋Ｖｔｈ）となる。なお、ブートストラップキャパシタＣ２のブートストラップ効果により、データ電圧Ｖｄａｔａがエネルギー蓄積キャパシタＣ１に伝達される速度が速く、ひいてはデータ書き込み段階の時間長を縮め、１フレームの表示周期の時間長を低くすることができ、表示パネル１のリフレッシュレートを高めることに有利である。

図５ｃに示すように、画素駆動回路１００は、発光ループＬ５をさらに含む。発光ループＬ５は、順に直列接続された第１スイッチングトランジスタＴ１、駆動トランジスタＭ、第５スイッチングトランジスタＴ５及び発光素子ＯＬＥＤを備える。第５スイッチングトランジスタＴ５は、駆動トランジスタＭの第２接続端と発光素子ＯＬＥＤの第２端の間に電気的に接続されている。発光ループＬ５は、発光段階でオンになって、駆動トランジスタＭの第１接続端で駆動電圧ＶＤＤを受けて、発光素子ＯＬＥＤの発光を駆動するように構成されている。

具体的には、発光段階で、駆動トランジスタＭはオン状態を継続する。第１スイッチングトランジスタＴ１と第５スイッチングトランジスタＴ５は、いずれも線形領域で動作する一方、駆動トランジスタＭは飽和領域で動作するため、発光素子ＯＬＥＤを流れる電流の大きさは、駆動トランジスタＭのソースとドレインとの間の電流Ｉｄｓに主に依存する。スイッチングトランジスタの動作特性に基づいて、電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間には、次の数式の関係が満たされていることが分かる。
［数式３］
Ｉｄｓ＝（Ｋ／２）（Ｖｇｓ－Ｖｔｈ）^２＝（Ｋ／２）（Ｖｄａｔａ）^２

Ｋ＝Ｃｏｘ×μ×Ｗ／Ｌ、Ｃｏｘは単位面積当たりのゲート容量であり、μはチャネル内の電子移動度であり、Ｗ／Ｌは駆動トランジスタＭのチャネルの幅と長の比である。

上記の数式から明らかなように、データ書き込みループＬ４が補償電圧を駆動トランジスタＭに提供することができることで、発光素子ＯＬＥＤを流れる電流Ｉｄｓが駆動トランジスタＭの閾値電圧Ｖｔｈ及び駆動電圧ＶＤＤと相関しなくなる。即ち、データ電圧Ｖｄａｔａの書き込み精度を保証すれば、発光素子ＯＬＥＤの発光輝度を高精度に制御することができる。従って、本出願で提供される画素駆動回路１００は、異なる画素駆動回路１００における駆動トランジスタＭの閾値電圧の違いによる表示パネル１の表示輝度ムラだけでなく、異なる画素駆動回路１００によって受けられた駆動電圧ＶＤＤの違いによる表示パネル１の表示輝度ムラを解消することができる。また、発光素子ＯＬＥＤを流れる電流Ｉｄｓは、駆動電圧ＶＤＤと相関していない。発光素子ＯＬＥＤの第１端と第２端の間の電圧差が変わらなければその発光輝度が変化しないという特性により、駆動電圧ＶＤＤの電圧値を適量に低下させて、画素駆動回路１００の消費電力を低減することができる。

前述したように、本実施形態では、スイッチングトランジスタＴ１～Ｔ７と駆動トランジスタＭはいずれもローレベルでオンになるトランジスタである。次に、図３～図５ｃに合わせて、本出願で提供される画素駆動回路１００が１フレームのスキャン周期における動作フローについて、詳細に説明する。

本出願の実施形態では、第１スイッチングトランジスタＴ１の制御端が受ける走査信号は、第１走査信号ＳＣＡＮ１である。第２スイッチングトランジスタＴ２、第６スイッチングトランジスタＴ６及び第７スイッチングトランジスタＴ７の制御端が受ける走査信号は、いずれも第二走査信号ＳＣＡＮ２である。第３スイッチングトランジスタＴ３及び第４スイッチングトランジスタＴ４の制御端が受ける走査信号は、いずれも第３走査信号ＳＣＡＮ３である。第５スイッチングトランジスタＴ５の制御端が受ける走査信号は、第４走査信号ＳＣＡＮ４である。同一の導通タイミングを有するスイッチングトランジスタは同一の走査信号によって制御されることができることで、基板１０００の配線構造が簡素化されることができる。当然ながら、他の実施形態では、スイッチングトランジスタ毎に別々に１つの走査信号を設けてスイッチングトランジスタを制御することができ、ここで限定されない。

リセット段階（Ａ段階）では、第１走査信号ＳＣＡＮ１と第２走査信号ＳＣＡＮ２がいずれもローレベルであり、第３走査信号ＳＣＡＮ３と第４走査信号ＳＣＡＮ４がいずれもハイレベルである。従って、スイッチングトランジスタＴ１、Ｔ２、Ｔ６、Ｔ７が共にオンになり、スイッチングトランジスタＴ３～Ｔ５が共にオフになる。これにより、プリチャージループＬ１はオンになって、ブートストラップキャパシタＣ２の第１端の電圧が駆動電圧ＶＤＤの値に達するようにブートストラップキャパシタＣ２の第１端の電圧を調整し、ブートストラップキャパシタＣ２の第２端の電圧がゼロ電位に達するようにブートストラップキャパシタＣ２の第２端の電圧をリセットする。エネルギー蓄積キャパシタリセットループＬ２はオンになって、エネルギー蓄積キャパシタＣ１の第１端の電圧が第１リセット電圧の値に達するようにエネルギー蓄積キャパシタＣ１の第１端の電圧をリセットする。発光素子リセットループＬ３は共にオンになって、発光素子ＯＬＥＤの第２端の電圧が第２リセット電圧の値に達するように発光素子ＯＬＥＤの第２端の電圧をリセットする。また、データ書き込みループＬ４及び発光ループＬ５はオフになる。

データ書き込み段階（Ｂ段階）では、第３走査信号ＳＣＡＮ３はローレベルであり、第１走査信号ＳＣＡＮ１、第２走査信号ＳＣＡＮ２及び第４走査信号ＳＣＡＮ４はいずれもハイレベルである。従って、スイッチングトランジスタＴ３、Ｔ４及び駆動トランジスタＭは共にオンになり、スイッチングトランジスタＴ１、Ｔ２、Ｔ５、Ｔ６、Ｔ７は共にオフになる。これにより、データ書き込みループＬ４はオンになって、駆動トランジスタＭの制御端の電圧が第１リセット電圧の値から第２電圧の値に達するように、駆動トランジスタＭの制御端の電圧を調整する。プリチャージループＬ１、エネルギー蓄積キャパシタリセットループＬ２、発光素子リセットループＬ３及び発光ループＬ５はいずれもオフになる。

発光段階（Ｃ段階）では、第１走査信号ＳＣＡＮ１と第４走査信号ＳＣＡＮ４がいずれもローレベルであり、第２走査信号ＳＣＡＮ２と第３走査信号ＳＣＡＮ３がいずれもハイレベルである。これにより、スイッチングトランジスタＴ１、Ｔ５及び駆動トランジスタＭが共にオンになり、スイッチングトランジスタＴ２、Ｔ３、Ｔ４、Ｔ６、Ｔ７が共にオフになることで、発光ループＬ５はオンになって、駆動電圧ＶＤＤを受けて発光素子ＯＬＥＤの発光を駆動し、プリチャージループＬ１、エネルギー蓄積キャパシタリセットループＬ２、発光素子リセットループＬ３及びデータ書き込みループＬ４は共にオフになる。

本出願で提供される画素駆動回路１００は、リセット段階で、プリチャージループＬ１を介して、ブートストラップキャパシタＣ２の第１端の電圧が駆動電圧ＶＤＤの値に達するようにブートストラップキャパシタＣ２を充電し、データ書き込み段階で、ブートストラップキャパシタＣ２の第２端を介してデータ電圧Ｖｄａｔａを受けて、ブートストラップキャパシタＣ２のブートストラップ効果に基づいて、エネルギー蓄積キャパシタＣ１を充電することで、駆動トランジスタＭの制御端の電圧を第２電圧に調整し、第２電圧の電圧値は、駆動電圧ＶＤＤ、データ電圧Ｖｄａｔａ及び駆動トランジスタＭの閾値電圧Ｖｔｈの和と等しく、また、発光段階で、駆動トランジスタＭにその制御端で受けた第２電圧及びその第１接続端で受けた駆動電圧ＶＤＤとに基づいて、発光素子ＯＬＥＤの発光を駆動させて、発光素子ＯＬＥＤを流れる電流が駆動電圧ＶＤＤ及び駆動トランジスタＭの閾値電圧Ｖｔｈと相関しなくなることで、異なる画素駆動回路１００における駆動トランジスタＭの閾値電圧の違いによる表示パネル１の表示輝度ムラを解消するだけでなく、異なる画素駆動回路１００によって受けられた駆動電圧ＶＤＤの違いによる表示パネル１の表示輝度ムラを解消することもできる。

以上、本出願の実施形態は既に示されて説明されているが、本出願の原理や要旨を逸脱しない範囲でこれらの実施形態に様々の改変、修正、置換、変形を行うことができ、本出願の範囲は、特許請求の範囲とその均等物によって限定されることは当業者に理解されることができる。

Claims

画素駆動回路であって、
前記画素駆動回路は発光素子の発光を駆動するように構成されており、前記発光素子の第１端は基準電圧を受けるように構成されており、前記画素駆動回路は、１フレームの表示周期において順にリセット段階、データ書き込み段階及び発光段階で動作し、前記画素駆動回路は、駆動トランジスタ、エネルギー蓄積キャパシタ、エネルギー蓄積キャパシタリセットループ、ブートストラップキャパシタ、プリチャージループ、データ書き込みループ及び発光ループを含み、
前記駆動トランジスタは、制御端、第１接続端及び第２接続端を備え、前記第１接続端は駆動電圧を受けるように構成されており、前記第２接続端は前記発光素子の第２端に電気的に接続されており、
前記エネルギー蓄積キャパシタの第１端は、前記駆動トランジスタの制御端に電気的に接続されており、前記エネルギー蓄積キャパシタの第２端は、電圧値が一定の第１電圧を受けるように構成されており、
前記エネルギー蓄積キャパシタリセットループは、前記リセット段階でオンになって、第１リセット電圧を受けて、前記エネルギー蓄積キャパシタの第１端の電圧が前記第１リセット電圧の値に達するように、前記エネルギー蓄積キャパシタの第１端の電圧をリセットするように構成されており、
前記ブートストラップキャパシタの第１端は、前記駆動トランジスタの第１接続端に電気的に接続されており、前記ブートストラップキャパシタの第２端は、前記リセット段階でゼロ電位の電圧を受け、前記データ書き込み段階でデータ電圧を受けるように構成されており、
前記プリチャージループは、前記リセット段階でオンになって、前記駆動電圧を受けて前記ブートストラップキャパシタを充電することにより、前記ブートストラップキャパシタの第１端の電圧が前記駆動電圧の値に達するように前記ブートストラップキャパシタの第１端の電圧を調整し、前記ブートストラップキャパシタの第２端の電圧がゼロ電位の値に達するように前記ブートストラップキャパシタの第２端の電圧をリセットすることで、前記ブートストラップキャパシタの第１端の電圧と第２端の電圧の間の差値を前記駆動電圧の値に達させるように構成されており、
前記データ書き込みループは、直列接続された前記ブートストラップキャパシタ、前記駆動トランジスタ及び前記エネルギー蓄積キャパシタを含み、前記データ書き込みループは、前記データ書き込み段階でオンになって、前記ブートストラップキャパシタの第２端で前記データ電圧を受けて、前記ブートストラップキャパシタのブートストラップ効果に基づいて前記エネルギー蓄積キャパシタを充電することにより、前記駆動トランジスタの制御端の電圧が前記第１リセット電圧の値から第２電圧の値に達するように、前記駆動トランジスタの制御端の電圧を調整するように構成されており、前記駆動トランジスタは、その制御端の電圧が第２電圧に等しくなったら、臨界オン状態となり、前記第２電圧は、前記駆動電圧と前記データ電圧と前記駆動トランジスタの閾値電圧との和に等しく、
前記発光ループは、直列接続された前記駆動トランジスタ及び前記発光素子を含み、前記発光ループは、前記発光段階でオンになって、前記駆動トランジスタの第１接続端で前記駆動電圧を受けて、前記発光素子の発光を駆動するように構成されている、
ことを特徴とする画素駆動回路。
前記プリチャージループは、直列接続された第１スイッチングトランジスタ、前記ブートストラップキャパシタ及び第２スイッチングトランジスタを含み、
前記第１スイッチングトランジスタの第１接続端は、前記駆動電圧を受けるように構成されており、前記第１スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第１端に電気的に接続されており、
前記第２スイッチングトランジスタの第１接続端は、接地端に電気的に接続されて前記ゼロ電位の電圧を受けるように構成されており、前記第２スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第２端に電気的に接続されており、
前記リセット段階で、前記第１スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになり、前記第２スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記プリチャージループはオンになる、
ことを特徴とする請求項１に記載の画素駆動回路。
前記データ書き込みループは、直列接続された第３スイッチングトランジスタ、前記ブートストラップキャパシタ、前記駆動トランジスタ、第４スイッチングトランジスタ及び前記エネルギー蓄積キャパシタを含み、
前記第３スイッチングトランジスタの第１接続端は、前記データ電圧を受けるように構成されており、前記第３スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第２端に電気的に接続されており、
前記第４スイッチングトランジスタは、前記駆動トランジスタの第２接続端と前記エネルギー蓄積キャパシタの第１端との間に電気的に接続されており、
前記データ書き込み段階で、前記第３スイッチングトランジスタ及び前記第４スイッチングトランジスタはいずれも、それぞれの制御端で受けた走査信号に応答してオンになり、これにより、前記データ書き込みループはオンになる、
ことを特徴とする請求項２に記載の画素駆動回路。
前記発光ループは、直列接続された前記第１スイッチングトランジスタ、前記駆動トランジスタ、第５スイッチングトランジスタ及び前記発光素子を含み、
前記第１スイッチングトランジスタの第２接続端は、前記駆動トランジスタの第１接続端に電気的に接続されており、
前記第５スイッチングトランジスタは、前記駆動トランジスタの第２接続端と前記発光素子の第２端との間に電気的に接続されており、
前記発光段階で、前記第１スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになり、前記第５スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記発光ループはオンになる、
ことを特徴とする請求項３に記載の画素駆動回路。
前記エネルギー蓄積キャパシタリセットループは、直列接続された前記エネルギー蓄積キャパシタと第６スイッチングトランジスタを含み、前記第６スイッチングトランジスタの第１接続端は、前記第１リセット電圧を受けるように構成されており、前記第６スイッチングトランジスタの第２接続端は、前記エネルギー蓄積キャパシタの第１端に電気的に接続されており、
前記リセット段階で、前記第６スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記エネルギー蓄積キャパシタリセットループはオンになる、
ことを特徴とする請求項４に記載の画素駆動回路。
前記画素駆動回路は、発光素子リセットループをさらに含み、前記発光素子リセットループは、直列接続された第７スイッチングトランジスタと前記発光素子を含み、前記第７スイッチングトランジスタの第１接続端は、第２リセット電圧を受けるように構成されており、前記第７スイッチングトランジスタの第２接続端は、前記発光素子の第２端と電気的に接続されており、
前記リセット段階で、前記第７スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記発光素子リセットループはオンになり、前記発光素子の第２端の電圧が前記第２リセット電圧の値に達するように前記発光素子の第２端の電圧をリセットする、
ことを特徴とする請求項５に記載の画素駆動回路。
前記第１スイッチングトランジスタ、前記第２スイッチングトランジスタ、前記第３スイッチングトランジスタ、前記第４スイッチングトランジスタ、前記第５スイッチングトランジスタ、前記第６スイッチングトランジスタ、前記第７スイッチングトランジスタ及び前記駆動トランジスタは、いずれもローレベルでオンになるトランジスタである、
ことを特徴とする請求項６に記載の画素駆動回路。
前記エネルギー蓄積キャパシタの第２端で受けられる前記第１電圧は、前記駆動電圧又は前記ゼロ電位の電圧を含む、
ことを特徴とする請求項１に記載の画素駆動回路。
前記発光段階で、前記駆動トランジスタのソースとドレインとの間の電流Ｉｄｓは次の数式を満たし、
Ｉｄｓ＝（Ｋ／２）（Ｖｄａｔａ） ^２
Ｋ＝Ｃｏｘ×μ×Ｗ／Ｌ、Ｃｏｘは単位面積当たりのゲート容量であり、μはチャネル内の電子移動度であり、Ｗ／Ｌは前記駆動トランジスタのチャネルの幅と長の比である、
ことを特徴とする請求項１に記載の画素駆動回路。
表示パネルであって、
前記表示パネルは、基板と幾つかの画素駆動回路を含み、前記基板は表示領域を有し、前記幾つかの画素駆動回路は前記基板の表示領域内にアレイ状に配列されており、
前記画素駆動回路は発光素子の発光を駆動するように構成されており、前記発光素子の第１端は基準電圧を受けるように構成されており、前記画素駆動回路は、１フレームの表示周期において順にリセット段階、データ書き込み段階及び発光段階で動作し、前記画素駆動回路は、駆動トランジスタ、エネルギー蓄積キャパシタ、エネルギー蓄積キャパシタリセットループ、ブートストラップキャパシタ、プリチャージループ、データ書き込みループ及び発光ループを含み、
前記駆動トランジスタは、制御端、第１接続端及び第２接続端を備え、前記第１接続端は駆動電圧を受けるように構成されており、前記第２接続端は前記発光素子の第２端に電気的に接続されており、
前記エネルギー蓄積キャパシタの第１端は、前記駆動トランジスタの制御端に電気的に接続されており、前記エネルギー蓄積キャパシタの第２端は、電圧値が一定の第１電圧を受けるように構成されており、
前記エネルギー蓄積キャパシタリセットループは、前記リセット段階でオンになって、第１リセット電圧を受けて、前記エネルギー蓄積キャパシタの第１端の電圧が前記第１リセット電圧の値に達するように、前記エネルギー蓄積キャパシタの第１端の電圧をリセットするように構成されており、
前記ブートストラップキャパシタの第１端は、前記駆動トランジスタの第１接続端に電気的に接続されており、前記ブートストラップキャパシタの第２端は、前記リセット段階でゼロ電位の電圧を受け、前記データ書き込み段階でデータ電圧を受けるように構成されており、
前記プリチャージループは、前記リセット段階でオンになって、前記駆動電圧を受けて前記ブートストラップキャパシタを充電することにより、前記ブートストラップキャパシタの第１端の電圧が前記駆動電圧の値に達するように前記ブートストラップキャパシタの第１端の電圧を調整し、前記ブートストラップキャパシタの第２端の電圧がゼロ電位の値に達するように前記ブートストラップキャパシタの第２端の電圧をリセットすることで、前記ブートストラップキャパシタの第１端の電圧と第２端の電圧の間の差値を前記駆動電圧の値に達させるように構成されており、
前記データ書き込みループは、直列接続された前記ブートストラップキャパシタ、前記駆動トランジスタ及び前記エネルギー蓄積キャパシタを含み、前記データ書き込みループは、前記データ書き込み段階でオンになって、前記ブートストラップキャパシタの第２端で前記データ電圧を受けて、前記ブートストラップキャパシタのブートストラップ効果に基づいて前記エネルギー蓄積キャパシタを充電することにより、前記駆動トランジスタの制御端の電圧が前記第１リセット電圧の値から第２電圧の値に達するように、前記駆動トランジスタの制御端の電圧を調整するように構成されており、前記駆動トランジスタは、その制御端の電圧が第２電圧に等しくなったら、臨界オン状態となり、前記第２電圧は、前記駆動電圧と前記データ電圧と前記駆動トランジスタの閾値電圧との和に等しく、
前記発光ループは、直列接続された前記駆動トランジスタ及び前記発光素子を含み、前記発光ループは、前記発光段階でオンになって、前記駆動トランジスタの第１接続端で前記駆動電圧を受けて、前記発光素子の発光を駆動するように構成されている、
ことを特徴とする表示パネル。
前記プリチャージループは、直列接続された第１スイッチングトランジスタ、前記ブートストラップキャパシタ及び第２スイッチングトランジスタを含み、
前記第１スイッチングトランジスタの第１接続端は、前記駆動電圧を受けるように構成されており、前記第１スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第１端に電気的に接続されており、
前記第２スイッチングトランジスタの第１接続端は、接地端に電気的に接続されて前記ゼロ電位の電圧を受けるように構成されており、前記第２スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第２端に電気的に接続されており、
前記リセット段階で、前記第１スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになり、前記第２スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記プリチャージループはオンになる、
ことを特徴とする請求項１０に記載の表示パネル。
前記データ書き込みループは、直列接続された第３スイッチングトランジスタ、前記ブートストラップキャパシタ、前記駆動トランジスタ、第４スイッチングトランジスタ及び前記エネルギー蓄積キャパシタを含み、
前記第３スイッチングトランジスタの第１接続端は、前記データ電圧を受けるように構成されており、前記第３スイッチングトランジスタの第２接続端は、前記ブートストラップキャパシタの第２端に電気的に接続されており、
前記第４スイッチングトランジスタは、前記駆動トランジスタの第２接続端と前記エネルギー蓄積キャパシタの第１端との間に電気的に接続されており、
前記データ書き込み段階で、前記第３スイッチングトランジスタ及び前記第４スイッチングトランジスタはいずれも、それぞれの制御端で受けた走査信号に応答してオンになり、これにより、前記データ書き込みループはオンになる、
ことを特徴とする請求項１１に記載の表示パネル。
前記発光ループは、直列接続された前記第１スイッチングトランジスタ、前記駆動トランジスタ、第５スイッチングトランジスタ及び前記発光素子を含み、
前記第１スイッチングトランジスタの第２接続端は、前記駆動トランジスタの第１接続端に電気的に接続されており、
前記第５スイッチングトランジスタは、前記駆動トランジスタの第２接続端と前記発光素子の第２端との間に電気的に接続されており、
前記発光段階で、前記第１スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになり、前記第５スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記発光ループはオンになる、
ことを特徴とする請求項１２に記載の表示パネル。
前記エネルギー蓄積キャパシタリセットループは、直列接続された前記エネルギー蓄積キャパシタと第６スイッチングトランジスタを含み、前記第６スイッチングトランジスタの第１接続端は、前記第１リセット電圧を受けるように構成されており、前記第６スイッチングトランジスタの第２接続端は、前記エネルギー蓄積キャパシタの第１端に電気的に接続されており、
前記リセット段階で、前記第６スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記エネルギー蓄積キャパシタリセットループはオンになる、
ことを特徴とする請求項１３に記載の表示パネル。
前記画素駆動回路は、発光素子リセットループをさらに含み、前記発光素子リセットループは、直列接続された第７スイッチングトランジスタと前記発光素子を含み、前記第７スイッチングトランジスタの第１接続端は、第２リセット電圧を受けるように構成されており、前記第７スイッチングトランジスタの第２接続端は、前記発光素子の第２端と電気的に接続されており、
前記リセット段階で、前記第７スイッチングトランジスタはその制御端で受けた走査信号に基づいてオンになることで、前記発光素子リセットループはオンになり、前記発光素子の第２端の電圧が前記第２リセット電圧の値に達するように前記発光素子の第２端の電圧をリセットする、
ことを特徴とする請求項１４に記載の表示パネル。
前記発光段階で、前記駆動トランジスタのソースとドレインとの間の電流Ｉｄｓは次の数式を満たし、
Ｉｄｓ＝（Ｋ／２）（Ｖｄａｔａ） ^２
Ｋ＝Ｃｏｘ×μ×Ｗ／Ｌ、Ｃｏｘは単位面積当たりのゲート容量であり、μはチャネル内の電子移動度であり、Ｗ／Ｌは前記駆動トランジスタのチャネルの幅と長の比である、
ことを特徴とする請求項１０に記載の表示パネル。