JP7649151B2 - 光電変換装置、光電変換システム、移動体および半導体基板 - Google Patents

Description

本発明は、光電変換装置、光電変換システム、移動体および半導体基板に関する。

特許文献１には、ΔΣＡＤ変換器を有するカラム回路を備える固体撮像装置が記載されている。カラム回路は、画素によって駆動される信号線に接続された増幅器、および、増幅器の出力をＡＤ変換するΔΣＡＤ変換器を含み、ΔΣＡＤ変換器は、ΔΣ変調器およびデシメーションフィルタ回路を含む。画素は、アナログ電源によって駆動され、増幅器およびΔΣＡＤ変換器はデジタル電源によって駆動される。あるいは、画素の振幅レベルによっては、増幅器は、デジタル電源より電圧が高い電源、例えばアナログ電源によって駆動される。

特開２０１３－９０２３４号公報

画素および該画素から信号を読み出す回路を含む固体撮像装置あるいは光電変換装置の全体においてトランジスタおよび容量素子の構造を共通化することは、設計およびプロセスを簡略化するために有利である。しかし、一方で、そのような共通化は、画素からの信号の読み出しを高速化するためには不利である場合がある。

本発明は、画素からの信号の読み出しを高速化するために有利な技術を提供することを目的とする。

本発明の１つの側面は、光電変換装置に係り、前記光電変換装置は、複数の画素を有する画素アレイと、前記画素アレイから出力される信号を増幅する容量結合型の増幅器と、前記増幅器から出力されるアナログ信号をデジタル信号に変換するΔΣＡＤ変換器と、を備え、前記増幅器は、能動素子および容量素子を含む複数の第１素子で構成され、前記ΔΣＡＤ変換器は、能動素子および容量素子を含む複数の第２素子で構成され、前記ΔΣＡＤ変換器を構成する前記複数の第２素子のうちの少なくとも１つの第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低く、前記少なくとも１つの第２素子の耐圧は、前記複数の第２素子のうちの前記少なくとも１つの第２素子とは異なる第２素子の耐圧より低い。

本発明によれば、画素からの信号の読み出しを高速化するために有利な技術が提供される。

一実施形態の光電変換装置の構成を示す図。 画素の構成例（ａ）および画素の動作例（ｂ）を示す図。 １列分の増幅器の第１構成例（ａ）、第２構成例（ｂ）および第３構成例（ｃ）を示す図。 図３（ａ）、（ｂ）、（ｃ）に示された増幅器における増幅回路の構成例を示す図。 １列分のΔΣＡＤ変換器の第１構成例を示す図。 １列分のΔΣＡＤ変換器の第２構成例を示す図。 １列分のΔΣＡＤ変換器の第１具体例を示す図。 １列分のΔΣＡＤ変換器の第２具体例を示す図。 量子化器の構成例を示す図。 電圧電流変換器の構成例を示す図。 クリップ回路の構成例を示し図。 増幅器のトランジスタの構成例（ａ）およびΔΣＡＤ変換器のトランジスタの構成例（ｂ）を示す図。 増幅器の容量素子の構成例（ａ）、ΔΣＡＤ変換器の容量素子の構成例（ｂ）およびΔΣＡＤ変換器の容量素子の構成例（ｃ）を示す図。 一実施形態の光電変換システムの構成例を示す図。 一実施形態の光電変換システムおよび移動体の構成を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

図１には、一実施形態の光電変換装置１の構成が示されている。光電変換装置１は、イメージセンサあるいは撮像装置として構成されうる。他の観点において、光電変換装置１は、画像を撮像し、撮像した画像またはそれを処理して得られる画像または情報を外部装置、例えば、記憶装置、処理装置、表示装置、通信装置等に出力するように構成されうる。

光電変換装置１は、複数の画素１１を有する画素アレイ１０と、画素アレイ１０の複数の列にそれぞれ設けられた複数の垂直信号線ＳＬにそれぞれ接続された複数の電流源を含む電流源群２０とを備えうる。また、光電変換装置１は、画素アレイ１０から複数の垂直信号線ＳＬに出力される信号を増幅する増幅器群３０と、増幅器群３０から出力されるアナログ信号をデジタル信号に変換するΔΣＡＤ変換器群４０を備えうる。

また、光電変換装置１は、ΔΣＡＤ変換器群４０から出力されるデジタル信号を処理し、処理された情報（例えば、画像）の情報を得るデータ処理部（プロセッサ）５０を備えうる。また、光電変換装置１は、ΔΣＡＤ変換器群４０から出力されるデジタル信号、および、データ処理部５０による処理によって得られた情報の少なくとも１つを出力する出力部６０を備えうる。データ処理部５０は、ΣＡＤ変換器群４０によって生成されたデジタル信号を所定の順に出力部６０に供給するように構成されてもよい。光電変換装置１は、画素アレイ１０の行を選択する行選択部７０を備えうる。また、光電変換装置１は、増幅器群３０、ΔΣＡＤ変換器群４０、データ処理部５０および行選択部７０等を制御する制御部８０を備えうる。

光電変換装置１は、１つの半導体基板（典型的にはシリコン半導体基板）に図１に記載されたすべての構成を備えるようにしてもよい。別の例として、光電変換層１は、複数の半導体基板が積層された積層チップの構成としてもよい。この場合、複数の半導体基板の一部の第１半導体基板には、画素アレイ１０が配されうる。そして、別の第２半導体基板には、増幅器群３０、ΔΣＡＤ変換器群４０が少なくとも配されるようにすればよい。第２半導体基板にさらに電流源群２０、データ処理部５０、出力部６０、行選択部７０、制御部８０が配されてもよい。また、さらに別の第３半導体基板を設ける場合には、データ処理部５０、出力部６０を第３半導体基板に配するようにしてもよい。

図２（ａ）には、画素１１の構成例が示され、図２（ｂ）には、画素１１の動作例が示されている。画素１１は、光電変換素子ＰＤと、フローティングディフュージョンＦＤと、光電変換素子ＰＤで発生し光電変換素子ＰＤの蓄積部で蓄積された電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＴとを含みうる。また、画素１１は、フローティングディフュージョンＦＤの電圧をリセットするリセットトランジスタＲＴと、フローティングディフュージョンＦＤの電圧に応じた電圧を垂直信号線ＳＬに出力する増幅トランジスタＡＴとを含みうる。垂直信号線ＳＬには、電流源群２０の対応する電流源ＣＳが接続され、増幅トランジスタＡＴは、ソースフォロワ回路を構成しうる。垂直信号線ＳＬに出力された信号あるいは電圧は、増幅器群３０の対応する増幅器（後述の増幅器３１）によって増幅されうる。

画素１１は、更に選択トランジスタＳＴを含んでもよい。選択トランジスタＳＴがオンすることは、それを有する画素１１が選択されることを意味する。選択トランジスタＳＴがオンすると、増幅トランジスタＡＴの出力が垂直信号線ＳＬに出力される。転送トランジスタＴＴ、リセットトランジスタＲＴ、選択トランジスタＳＴは、それぞれ転送信号線ＴＸ、リセット信号線ＲＥＳ、選択信号線ＳＥＬを介して行選択部７０によって制御されうる。

図２（ｂ）には、選択信号線ＳＥＬ、リセット信号線ＲＥＳ、転送信号線ＴＸおよび垂直信号線ＳＬの電圧がＳＥＬ、ＲＥＳ、ＴＸ、ＰＯＵＴとして例示されている。選択信号線ＳＥＬ、リセット信号線ＲＥＳ、転送信号線ＴＸに供給される選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＸは、図２（ａ）、（ｂ）の例では、アクティブレベルがハイレベルである。なお、符号ＳＥＬ、ＲＥＳ、ＴＸは、便宜的に信号線名と信号名の双方に割り当てられている。

リセット信号ＲＥＳがハイレベルからローレベルに変化し、リセットトランジスタＲＴによるリセットが解除された状態で垂直信号線ＳＬに現れる電圧レベルはノイズレベルと呼ばれうる。その後、転送信号ＴＸがハイレベルになることによって光電変換素子ＰＤの電荷が転送トランジスタＴＸによってフローティングディフュージョンＦＤに転送される。これによって、フローティングディフュージョンＦＤの電圧が変化し、その電圧に応じた電圧レベルが垂直信号線ＳＬに現れる。この電圧レベルは、光信号レベルと呼ばれる。

図３（ａ）、（ｂ）、（ｃ）には、１列分の増幅器３１の第１構成例、第２構成例、第３構成例がそれぞれ示されている。増幅器群３０は、画素アレイ１０の複数の列にそれぞれ対応する複数の増幅器３１を含む。第１構成例、第２構成例および第３構成例の増幅器３１は、容量結合型の増幅器である。

図３（ａ）に示された第１構成例の増幅器３１は、画素１１から垂直信号線ＳＬに供給される画素信号を増幅し、該画素信号に応じた電圧信号を出力ノードＡＳから出力する。第１構成例の増幅器３１は、複数の第１素子で構成されうる。該複数の第１素子は、少なくとも１つの能動素子および少なくとも１つの容量素子を含みうる。第１構成例の増幅器３１は、増幅回路３０１と、第１容量素子Ｃ１と、フィードバック容量３０２とを含みうる。増幅回路３０１は、少なくとも１つの能動素子（トランジスタ）を含みうる。増幅回路３０１は、例えば、反転増幅回路でありうる。

第１容量素子Ｃ１は、増幅器３１の入力ノード（この例では、垂直信号線ＳＬ）と増幅回路３０１の入力ノードとの間に配置されうる。より具体的には、第１容量素子Ｃ１は、増幅器３１の入力ノードと増幅回路３０１の入力ノードとの間に直列に配置されうる。フィードバック容量３０２は、増幅回路３０１の入力端子と増幅回路３０１の出力端子とを接続するように配置されうる。フィードバック容量３０２は、可変容量として構成されうる。これは、画素信号を増幅するゲインを変更する機能を提供する。増幅器３１は、その出力をクリップするクリップ回路３１１が設けられてもよい。

図３（ｂ）に示された第２構成例の増幅器３１は、画素１１から垂直信号線ＳＬに供給される画素信号を増幅し、該画素信号に応じた電圧信号を出力ノードＡＳから出力する。第２構成例の増幅器３１は、複数の第１素子で構成されうる。該複数の第１素子は、少なくとも１つの能動素子および少なくとも１つの容量素子を含みうる。第２構成例の増幅器３１は、増幅回路３０１と、第１容量素子Ｃ１と、スイッチ（トランジスタ）３０３、３０４、３０５とを含みうる。増幅回路３０１は、少なくとも１つの能動素子（トランジスタ）を含みうる。増幅回路３０１は、例えば、反転増幅回路でありうる。第１容量素子Ｃ１は、増幅器３１の入力ノード（この例では、垂直信号線ＳＬ）と増幅回路３０１の入力ノードとの間に配置されうる。より具体的には、第１容量素子Ｃ１は、増幅器３１の入力ノードと増幅回路３０１の入力ノードとの間に直列に配置されうる。

図３（ｃ）に示された第３構成例の増幅器３１は、画素１１から垂直信号線ＳＬに供給される画素信号を増幅し、該画素信号に応じた電流信号を出力する。他の観点において、第３構成例の増幅器３１は、画素１１から供給される光信号レベルとノイズレベルとの差分を増幅した電流信号を出力する。

第３構成例の増幅器３１は、光信号レベルを増幅する第１増幅器３５１と、ノイズレベルを増幅する第２増幅器３５２と、第１増幅器３５１の出力端子と第２増幅器３５２の出力端子とを接続する抵抗素子３３０とを含みうる。第１増幅器３５１は、光信号レベルを増幅した第１電圧を出力し、第２増幅器３５２は、ノイズレベルを増幅した第２電圧を出力する。これにより、抵抗素子３３０には、第１電圧と第２電圧との差分を抵抗素子３３０の抵抗値で除した値を有する電流が流れ、これに応じた電流が出力ノードＡＳから出力される。

第１増幅器３５１および第２増幅器３５２は、第２構成例の増幅器３１と同様の構成を有しうる。第１増幅器３５１は、複数の第１素子で構成されうる。該複数の第１素子は、少なくとも１つの能動素子および少なくとも１つの容量素子を含みうる。第１増幅器３５１は、増幅回路３２１と、第１容量素子Ｃ１１と、スイッチ（トランジスタ）３２３、３２４、３２５とを含みうる。増幅回路３２１は、少なくとも１つの能動素子（トランジスタ）を含みうる。増幅回路３２１は、例えば、反転増幅回路でありうる。第１容量素子Ｃ１１は、増幅器３１の入力ノード（この例では、垂直信号線ＳＬ）と増幅回路３２１の入力ノードとの間に配置されうる。より具体的には、第１容量素子Ｃ１１は、増幅器３１の入力ノードと増幅回路３２１の入力ノードとの間に直列に配置されうる。

第２増幅器３５２は、複数の第１素子で構成されうる。該複数の第１素子は、少なくとも１つの能動素子および少なくとも１つの容量素子を含みうる。第２増幅器３５２は、増幅回路３３１と、第１容量素子Ｃ１２と、スイッチ（トランジスタ）３３３、３３４、３３５とを含みうる。増幅回路３３１は、少なくとも１つの能動素子（トランジスタ）を含みうる。増幅回路３３１は、例えば、反転増幅回路でありうる。第１容量素子Ｃ１２は、増幅器３１の入力ノード（この例では、垂直信号線ＳＬ）と増幅回路３３１の入力ノードとの間に配置されうる。より具体的には、第１容量素子Ｃ１２は、増幅器３１の入力ノードと増幅回路３３１の入力ノードとの間に直列に配置されうる。

図４には、増幅回路３０１、３２１、３３１の構成例が示されている。増幅回路３０１、３２１、３３１は、例えば、直列接続されたトランジスタ３６１および電流源３６２で構成されうる。あるいは、図示されていないが、増幅回路３０１、３２１、３３１は、差動増幅回路で構成されてもよい。

図５には、１列分のΔΣＡＤ変換器４１の第１構成例が示されている。画素アレイ１０の１つの列を構成する複数の画素１１は、１つの画素１１で代表されている。ΔΣＡＤ変換器群４０は、画素アレイ１０の複数の列にそれぞれ対応する複数のΔΣＡＤ変換器４１を含む。図５に例示されるΔΣＡＤ変換器４１は、１次のΔΣＡＤ変換器の構成を有する。

ΔΣＡＤ変換器４１は、例えば、減算器４１１と、積分器４１２と、量子化器４１３と、ＤＡ変換器４１４と、デシメーションフィルタ４２０とを含みうる。減算器４１１、積分器４１２、量子化器４１３およびＤＡ変換器４１４は、ΔΣ変調器を構成しうる。減算器４１１は、増幅器３１から供給される信号と、ＤＡ変換器４１４から供給される信号との差分を演算し、その差分を積分器４１２に供給する。積分器４１２は、減算器４１１から供給される信号を積分し、その積分の結果を量子化器４１３に供給する。

量子化器４１３は、積分器４１２から供給される積分の結果を量子化する。具体的には、量子化器４１３は、積分器４１２から供給される積分の結果と所定の基準電圧とを比較することによって積分の結果を量子化、即ち１ビットのデジタル信号に変換しうる。デシメーションフィルタ４２０は、デジタルローパスフィルタの一種であり、量子化器４１３から出力された１ビットのデジタル信号をデシメーション処理によって複数ビットのデジタル信号に変換する。ΔΣＡＤ変換器４１は、複数の第２素子で構成され、該複数の第２素子は、複数の能動素子および複数の容量素子を含みうる。

一実施形態において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうちの少なくとも１つの第２素子の耐圧である第２耐圧は、増幅器３１を構成する複数の第１素子の耐圧である第１耐圧より低い。このような構成は、第２耐圧を有する第２素子の高速動作のために寄与し、ΔΣＡＤ変換器４１の動作を高速化するために有利であり、換言すれば、画素アレイ１０の画素１１からの信号の読み出しを高速化するために有利である。あるいは、このような構成は、ΔΣＡＤ変換器４１の専有面積を低下させるために寄与し、換言すれば、画素アレイ１０の画素１１から信号を読み出すための回路の専有面積を低下させるために有利である。

光電変換装置１は、第２耐圧を有する上記少なくとも１つの第２素子に印加される最大電圧が複数の第１素子に印加される最大電圧より小さいように構成されうる。このような構成は、第２耐圧を有する第２素子における電圧振幅を小さくするので、画素アレイ１０の画素１１からの信号の読み出しを高速化するために有利である。

ΔΣＡＤ変換器４１は、複数のブロック、例えば、減算器４１１と、積分器４１２と、量子化器４１３と、ＤＡ変換器４１４と、デシメーションフィルタ４２０とで構成されうる。これらの複数のブロックのうちの少なくとも１つのブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。

第１観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。デシメーションフィルタ４２０は、ΔΣＡＤ変換器４１を構成する複数のブロックの中で最も高速で動作するべきブロックである。デシメーションフィルタ４２０を構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、デシメーションフィルタ４２０の高速動作に寄与する。第２素子の耐圧を低くすることは、例えば、ゲート酸化膜の膜厚を薄くすること、および／または、ゲート長を短くすることを可能にし、これは高速動作を容易化しうる。

第２観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも量子化器４１３を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。量子化器４１３は、デシメーションフィルタ４２０と同様に、高速で動作するべきブロックである。量子化器４１３を構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、量子化器４１３の高速動作に寄与する。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０および量子化器４１３を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、量子化器４１３およびデシメーションフィルタ４２０を構成する第２素子の耐圧は、減算器４１１、積分器４１２およびＤＡ変換器４１４を構成する第２素子の耐圧より低くてよい。

第３の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも積分器４１２を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０、量子化器４１３および積分器４１２を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、積分器４１２、量子化器４１３およびデシメーションフィルタ４２０を構成する第２素子の耐圧は、減算器４１１およびＤＡ変換器４１４を構成する第２素子の耐圧より低くてよい。

第４の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともＤＡ変換器４１４を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０、量子化器４１３、積分器４１２およびＤＡ変換器４１４を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、ＤＡ変換器４１４、積分器４１２、量子化器４１３およびデシメーションフィルタ４２０を構成する第２素子の耐圧は、減算器４１１を構成する第２素子の耐圧より低くてよい。

減算器４１１には、増幅器３１の出力信号が入力される。よって、減算器４１１には、増幅器３１の出力信号の最大値に応じた耐圧が要求されうる。例えば、増幅器３１は、第１電源電圧（例えば３．３Ｖ）で駆動され、減算器４１１も第１電源電圧で駆動されうる。一方、積分器４１２、量子化器４１３、ＤＡ変換器４１４およびデシメーションフィルタ４２０は、第１電源電圧より低い第２電源電圧（例えば１．２Ｖ）で駆動されうる。

図６には、１列分のΔΣＡＤ変換器４１の第２構成例が示されている。画素アレイ１０の１つの列を構成する複数の画素１１は、１つの画素１１で代表されている。図６に例示されるΔΣＡＤ変換器４１は、２次のΔΣＡＤ変換器の構成を有する。ΔΣＡＤ変換器４１は、第１減算器４１１、第１積分器４１２、第２減算器４１５、第２積分器４１６、量子化器４１３、第１ＤＡ変換器４１４、第２ＤＡ変換器４１７およびデシメーションフィルタ４２０を含みうる。第１減算器４１１は、ΔΣＡＤ変換器４１に供給される信号と第１ＤＡ変換器４１４の出力との差分を出力する。第１積分器４１２は、第１減算器４１１の出力を積分する。第２減算器４１５は、第１積分器４１６の出力と第２ＤＡ変換器４１７の出力との差分を出力する。第２積分器４１６は、第２減算器４１５の出力を積分する。量子化器４１３は、第２積分器４１６の出力を量子化する。第１ＤＡ変換器４１４および第２ＤＡ変換器４１７は、量子化器４１３の出力をＤＡ変換する。ΔΣＡＤ変換器４１は、複数の第２素子で構成され、該複数の第２素子は、複数の能動素子および複数の容量素子を含みうる。

ΔΣＡＤ変換器４１は、複数のブロックで構成されうる。第１ブロックは、デシメーションフィルタ４２０で構成されうる。第２ブロックは、量子化器４１３で構成されうる。第３ブロックは、第１積分器４１２および第２積分器４１６で構成されうる。第４ブロックは、第１ＤＡ変換器４１４および第２ＤＡ変換器４１７で構成されうる。第５ブロックは、第１減算器４１１および第２減算器４１５で構成されうる。これらの複数のブロックのうちの少なくとも１つのブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。

第１観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。第１ブロックを構成するデシメーションフィルタ４２０は、ΔΣＡＤ変換器４１を構成する複数のブロックの中で最も高速で動作するべきブロックである。第１ブロックを構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、第１ブロックの高速動作に寄与する。

第２観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第２ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。第２ブロックを構成する量子化器４１３は、デシメーションフィルタ４２０と同様に、高速で動作するべきブロックである。第２ブロックを構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、量子化器４１３の高速動作に寄与する。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１ブロックおよび第２ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、第１ブロックおよび第２ブロックを構成する第２素子の耐圧は、第３、第４、第５ブロックを構成する第２素子の耐圧より低くてよい。

第３の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第３ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１、第２および第３ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、第１、第２および第３ブロックを構成する第２素子の耐圧は、第４および第５ブロックを構成する第２素子の耐圧より低くてよい。

第４の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第４ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１、第２、第３および第４ブロックを構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、第１、第２、第３および第４ブロックを構成する第２素子の耐圧は、減算器４１１を構成する第２素子の耐圧より低くてよい。第５ブロックを構成する減算器４１１には、増幅器３１の出力信号が入力される。よって、第５ブロックを構成する減算器４１１には、増幅器３１の出力信号の最大値に応じた耐圧が要求されうる。例えば、増幅器３１は、第１電源電圧（例えば３．３Ｖ）で駆動され、第１ブロックの一部を構成する第１減算器４１１も第１電源電圧で駆動されうる。一方、第１、第２、第３および第４ブロックは、第１電源電圧より低い第２電源電圧（例えば１．２Ｖ）で駆動されうる。

図７には、１列分のΔΣＡＤ変換器４１の第１具体例が示されている。第１具体例のΔΣＡＤ変換器４１は、１次の電圧積分型のΔΣＡＤ変換器である。第１具体例のΔΣＡＤ変換器４１は、例えば、図３（ａ）、（ｂ）に示された第１構成例、第２構成例の増幅器３１との組み合わせに適している。第１具体例のΔΣＡＤ変換器４１は、減算器４３１と、積分器４３２と、量子化器４３３と、ＤＡ変換器４３４と、デシメーションフィルタ４２０とを含みうる。

１つの観点において、第１具体例のΔΣＡＤ変換器４１を構成する複数の第２素子は、ΔΣＡＤ変換器４１の入力ノード（この例では、増幅器３１の出力ノードＡＳ）に供給される電流によって充電される第２容量素子Ｃ２１を含みうる。一例において、第２容量素子Ｃ２１の容量値は、前述の第１容量素子Ｃ１の容量値よりも小さい。ここで、第２容量素子Ｃ２１の耐圧は、前述の第１容量素子Ｃ１の耐圧よりも低い。

図８には、１列分のΔΣＡＤ変換器４１の第２具体例が示されている。第２具体例のΔΣＡＤ変換器４１は、２次の電流積分型のΔΣＡＤ変換器である。第２具体例のΔΣＡＤ変換器４１は、例えば、図３（ｃ）に示された第３構成例の増幅器３１との組み合わせに適している。

第２具体例のΔΣＡＤ変換器４１は、第１積分器４４１、電圧電流変換器４４２、第２積分器４４３、量子化器４４４、第１ＤＡ変換器４４５、第２ＤＡ変換器４４６およびデシメーションフィルタ４２０を含みうる。第１積分器４４１は、ΔΣＡＤ変換器４１の入力ノード（この例では、増幅器３１の出力ノードＡＳ）ｎ１に供給される電流を積分する。電圧電流変換器４４２は、入力ノードｎ１の電圧を電流に変換する。第２積分器４４３は、電圧電流変換器４４２の出力に接続された中間ノードｎ２に供給される電流を積分する。量子化器４４４は、中間ノードｎ２の電圧を量子化する。第１ＤＡ変換器４４５は、量子化器４４４の出力に応じて所定電流を入力ノードｎ１から引き抜く。第２ＤＡ変換器４４６は、量子化器４４４の出力に応じて所定電流を中間ノードｎ２から引き抜く。デシメーションフィルタ４２０は、量子化器４４４から出力された１ビットのデジタル信号をデシメーション処理によって複数ビットのデジタル信号に変換する。

第１観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。デシメーションフィルタ４２０は、ΔΣＡＤ変換器４１を構成する複数のブロックの中で最も高速で動作するべきブロックである。デシメーションフィルタ４２０を構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、デシメーションフィルタ４２０の高速動作に寄与する。

第２観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも量子化器４４４を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。量子化器４４４は、デシメーションフィルタ４２０と同様に、高速で動作するべきブロックである。量子化器４４４を構成する第２素子の耐圧が増幅器３１を構成する複数の第１素子の耐圧より低いことは、量子化器４４４の高速動作に寄与する。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０および量子化器４４４を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、量子化器４４４およびデシメーションフィルタ４２０を構成する第２素子の耐圧は、第１積分器４４１、電圧電流変換器４４２、第２積分器４４３、第１ＤＡ変換器４４５および第２ＤＡ変換器４４５を構成する第２素子の耐圧より低くてよい。

第３の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１積分器４４１および第２積分器４４３を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくともデシメーションフィルタ４２０、量子化器４１３、第１積分器４４１および第２積分器４４３を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。ここで、第１積分器４４１、電圧電流変換器４４２、第２積分器４４３、量子化器４４４およびデシメーションフィルタ４２０を構成する第２素子の耐圧は、第１ＤＡ変換器４４５および第２ＤＡ変換器４４６を構成する第２素子の耐圧より低くてよい。

第４の観点において、ΔΣＡＤ変換器４１を構成する複数の第２素子のうち少なくとも第１ＤＡ変換器４４５および第２ＤＡ変換器４４６を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。また、ΔΣＡＤ変換器４１を構成する複数の第２素子のうちデシメーションフィルタ４２０、量子化器４４４、積分器４１２およびＤＡ変換器４１４を構成する第２素子の耐圧は、増幅器３１を構成する複数の第１素子の耐圧より低くされうる。

図９には、量子化器４１３、４４４の構成例が示されている。図９に例示されるように、量子化器４１３、４４４は、比較器あるいは差動増幅器によって構成されうる。量子化器４１３、４４４を構成する複数の第２素子は、同一の耐圧を有しうる。

図１０には、電圧電流変換器４４２の構成例が示されている。図１０に例示されるように、電圧電流変換器４４２は、差動増幅器によって構成されうる。電圧電流変換器４４２を構成する複数の第２素子は、同一の耐圧を有しうる。

図１１には、クリップ回路３１１の構成例が示されている。クリップ回路３１１は、増幅器３１の出力ノードＡＳと所定電圧との間に配置されたトランジスタを含みうる。該トランジスタのゲートには、出力ノードＡＳの電圧を制限するための電圧ＶＣＬＩＰが供給されうる。

図１２（ａ）には、増幅器３１を構成する複数の第１素子のうちトランジスタの構造が模式的に示され、図１（ｂ）には、ΔΣＡＤ変換器４１を構成する複数の第２素子の少なくとも１つのうちトランジスタの構造が模式的に示さされている。図１２（ａ）、（ｂ）に模式的に示されるように、ΔΣＡＤ変換器４１を構成する少なくとも１つのトランジスタは、増幅器３１を構成するトランジスタのゲート酸化膜よりも薄いゲート酸化膜を有しうる。ΔΣＡＤ変換器４１を構成する少なくとも１つのトランジスタは、増幅器３１を構成するトランジスタのゲート長よりも短いゲート長を有しうる。

図１３（ａ）には、増幅器３１を構成する複数の第１素子のうちの少なくとも１つの第１素子（容量素子）の構造が例示されている。図１３（ａ）に模式的に示されるように、該第１素子は、２つの電極Ｅ１、Ｅ２間に拡散容量を含みうる。図１３（ｂ）には、ΔΣＡＤ変換器４１を構成する少なくとも１つの第２素子（容量素子）の構造が例示されている。図１３（ｂ）
に模式的に示されるように、該第２素子は、２つの電極Ｅ１、Ｅ２が層間絶縁膜を介して積層されたＭＩＭ容量でありうる。図１３（ｃ）には、ΔΣＡＤ変換器４１を構成する少なくとも１つの第２素子（容量素子）の構造が例示されている。図１３（ｃ）に模式的に示されるように、該第２素子は、２つの電極Ｅ１、Ｅ２が同一層に配置されたＭＩＭ容量でありうる。ΔΣＡＤ変換器４１を構成する少なくとも１つの第２素子（容量素子）は、ＭＩＭ容量およびＭＯＭ容量の少なくとも１つを含みうる。ＭＯＭ容量およびＭＩＭ容量は、対向するパターンで構成された容量素子を例示するものであり、ここで、該パターンは、金属パターン、または、金属化されたパターンを含みうる。

１つの構成例において、増幅器３１の複数の第１素子のうちの容量素子の容量値の総和よりΔΣＡＤ変換器４１の複数の第２素子のうちの容量素子の容量値の総和が小さい。他の構成例おいて、増幅器３１が有する全ての容量素子の容量値の最小値よりΔΣＡＤ変換器４１が有する全ての容量素子の最小値が小さい。

図１４は、本実施形態に係る光電変換システム１２００の構成を示すブロック図である。本実施形態の光電変換システム１２００は、光電変換装置１２１５を含む。ここで、光電変換装置１２１５は、上述の実施形態で述べた光電変換装置１である。光電変換システム１２００は、例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１５では、光電変換システム１２００としてデジタルスチルカメラの例を示している。

図１４に示す光電変換システム１２００は、光電変換装置１２１５、被写体の光学像を光電変換装置１２１５に結像させるレンズ１２１３、レンズ１２１３を通過する光量を可変にするための絞り１２１４、レンズ１２１３の保護のためのバリア１２１２を有する。レンズ１２１３および絞り１２１４は、光電変換装置１２１５に光を集光する光学系である。

光電変換システム１２００は、光電変換装置１２１５から出力される出力信号の処理を行う信号処理部１２１６を有する。信号処理部１２１６は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２０９を有する。更に光電変換システム１２００は、撮像データの記録または読み出しを行うための半導体メモリ等の記録媒体１２１１、記録媒体１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１０を有する。記録媒体１２１１は、光電変換システム１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１２１０から記録媒体１２１１との通信や外部Ｉ／Ｆ部１２０９からの通信は無線によってなされてもよい。

更に光電変換システム１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１２０８、光電変換装置１２１５と信号処理部１２１６に各種タイミング信号を出力するタイミング発生部１２１７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１２００は、少なくとも光電変換装置１２１５と、光電変換装置１２１５から出力された出力信号を処理する信号処理部１２１６とを有すればよい。第４の実施形態にて説明したようにタイミング発生部１２１７は光電変換装置に搭載されていてもよい。全体制御・演算部１２０８およびタイミング発生部１２１７は、光電変換装置１２１５の制御機能の一部または全部を実施するように構成してもよい。

光電変換装置１２１５は、画像用信号を信号処理部１２１６に出力する。信号処理部１２１６は、光電変換装置１２１５から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１２１６は、画像用信号を用いて、画像を生成する。また、信号処理部１２１６は、光電変換装置１２１５から出力される信号に対して測距演算を行ってもよい。なお、信号処理部１２１６やタイミング発生部１２１７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１２１６やタイミング発生部１２１７は、画素が配された基板に設けられていてもよいし、別の基板に設けられている構成であってもよい。上述した各実施形態の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

本実施形態の光電変換システムおよび移動体について、図１５を用いて説明する。図１５は、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の光電変換装置１である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光電変換システム１３０１には、光学系１３１４、光電変換装置１３０２および画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力されるようになっている。

集積回路１３０３は、撮像システム用途向けの集積回路であり、メモリ１３０５を含む画像処理部１３０４、光学測距部１３０６、測距演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦や、測距を行う。測距演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。

集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部１３１３は、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。

集積回路１３０３は、主制御部１３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。

光電変換システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態および自車外環境や他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１３０１や車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、光電変換システム１３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

１０：画素アレイ、１１：画素、３１：増幅器、４１：ΔΣＡＤ変換器

Claims (27)

1. 複数の画素を有する画素アレイと、
   前記画素アレイから出力される信号を増幅する容量結合型の増幅器と、
   前記増幅器から出力されるアナログ信号をデジタル信号に変換するΔΣＡＤ変換器と、を備え、
   前記増幅器は、能動素子および容量素子を含む複数の第１素子で構成され、
   前記ΔΣＡＤ変換器は、能動素子および容量素子を含む複数の第２素子で構成され、
   前記ΔΣＡＤ変換器を構成する前記複数の第２素子のうちの少なくとも１つの第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低く、
   前記少なくとも１つの第２素子の耐圧は、前記複数の第２素子のうちの前記少なくとも１つの第２素子とは異なる第２素子の耐圧より低い、
   ことを特徴とする光電変換装置。
2. 前記少なくとも１つの第２素子に印加される最大電圧は、前記複数の第１素子に印加される最大電圧より小さい、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記ΔΣＡＤ変換器の前記少なくとも１つの第２素子は、前記増幅器を構成する前記複数の第１素子のうちの少なくとも１つの第１素子のゲート酸化膜よりも薄いゲート酸化膜を有する、
   ことを特徴とする請求項１又は２に記載の光電変換装置。
4. 前記増幅器を構成する前記複数の第１素子のうちの少なくとも１つの第１素子は、拡散容量を含み、前記ΔΣＡＤ変換器を構成する前記少なくとも１つの第２素子は、ＭＩＭ容量およびＭＯＭ容量の少なくとも１つを含む、
   ことを特徴とする請求項１又は２に記載の光電変換装置。
5. 前記増幅器を構成する前記複数の第１素子のうちの少なくとも１つの第１素子は、拡散容量を含み、前記ΔΣＡＤ変換器を構成する前記少なくとも１つの第２素子は、対向するパターンで構成され、前記パターンは、金属パターン、または、金属化されたパターンを含む、
   ことを特徴とする請求項１又は２に記載の光電変換装置。
6. 前記ΔΣＡＤ変換器は、減算器と、積分器と、量子化器と、ＤＡ変換器と、デシメーションフィルタを含む、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記複数の第２素子のうち少なくとも前記デシメーションフィルタを構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
   ことを特徴とする請求項６に記載の光電変換装置。
8. 前記複数の第２素子のうち少なくとも前記量子化器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
   ことを特徴とする請求項６又は７に記載の光電変換装置。
9. 前記複数の第２素子のうち少なくとも前記積分器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
   ことを特徴とする請求項６乃至８のいずれか１項に記載の光電変換装置。
10. 前記複数の第２素子のうち少なくとも前記ＤＡ変換器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項６乃至９のいずれか１項に記載の光電変換装置。
11. 前記複数の第２素子のうち少なくとも前記減算器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項６乃至１０のいずれか１項に記載の光電変換装置。
12. 前記複数の第２素子のうち前記デシメーションフィルタを構成する第２素子の耐圧は、前記複数の第２素子のうち前記減算器を構成する第２素子の耐圧より低い、
    ことを特徴とする請求項６乃至１０のいずれか１項に記載の光電変換装置。
13. 前記積分器は、電圧積分型の積分器である、
    ことを特徴とする請求項６乃至１２のいずれか１項に記載の光電変換装置。
14. 前記積分器は、電流積分型の積分器である、
    ことを特徴とする請求項６乃至１２のいずれか１項に記載の光電変換装置。
15. 前記ΔΣＡＤ変換器は、ΔΣＡＤ変換器の入力ノードに供給される電流を積分する第１積分器と、前記入力ノードの電圧を電流に変換する電圧電流変換器と、前記電圧電流変換器の出力に接続された中間ノードに供給される電流を積分する第２積分器と、前記中間ノードの電圧を量子化する量子化器と、前記量子化器の出力に応じて所定電流を前記入力ノードから引き抜く第１ＤＡ変換器と、前記量子化器の出力に応じて所定電流を前記中間ノードから引き抜く第２ＤＡ変換器と、前記量子化器の出力を受けるデシメーションフィルタと、を含む、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
16. 前記複数の第２素子のうち少なくとも前記デシメーションフィルタを構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項１５に記載の光電変換装置。
17. 前記複数の第２素子のうち少なくとも前記量子化器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項１５又は１６に記載の光電変換装置。
18. 前記複数の第２素子のうち少なくとも前記第１積分器および第２積分器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項１５乃至１７のいずれか１項に記載の光電変換装置。
19. 前記複数の第２素子のうち少なくとも前記第１ＤＡ変換器および第２ＤＡ変換器を構成する第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低い、
    ことを特徴とする請求項１５乃至１８のいずれか１項に記載の光電変換装置。
20. 前記増幅器の出力をクリップするクリップ回路を更に備える、
    ことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。
21. 前記複数の第２素子のうちの前記少なくとも１つの第２素子とは異なる前記第２素子の耐圧は、前記複数の第１素子の耐圧と等しい、
    ことを特徴とする請求項１乃至２０のいずれか１項に記載の光電変換装置。
22. 前記増幅器の前記複数の第１素子は、増幅回路を構成する第１素子と、前記増幅器の入力ノードと前記増幅回路の入力ノードとの間に配置された第１容量素子とを含み、
    前記ΔΣＡＤ変換器の前記複数の第２素子は、前記ΔΣＡＤ変換器の入力ノードに供給される電流によって充電される第２容量素子を含み、
    前記第１容量素子の容量値よりも前記第２容量素子の容量値が小さい、
    ことを特徴とする請求項１乃至２１のいずれか１項に記載の光電変換装置。
23. 前記増幅器の前記複数の第１素子のうちの容量素子の容量値の総和より前記ΔΣＡＤ変換器の前記複数の第２素子のうちの容量素子の容量値の総和が小さい、
    ことを特徴とする請求項１乃至２１のいずれか１項に記載の光電変換装置。
24. 前記増幅器が有する全ての前記容量素子の容量値の最小値より前記ΔΣＡＤ変換器が有する全ての前記容量素子の最小値が小さい、
    ことを特徴とする請求項１乃至２１のいずれか１項に記載の光電変換装置。
25. 請求項１乃至２４のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理する信号処理部と、
    を備えることを特徴とする光電変換システム。
26. 請求項１乃至２４のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理する信号処理部と、
    を備えることを特徴とする移動体。
27. 複数の画素を有する画素アレイから出力される信号を増幅する容量結合型の増幅器と、
    前記増幅器から出力されるアナログ信号をデジタル信号に変換するΔΣＡＤ変換器と、を備える半導体基板であって、
    前記増幅器は、能動素子および容量素子を含む複数の第１素子で構成され、
    前記ΔΣＡＤ変換器は、能動素子および容量素子を含む複数の第２素子で構成され、
    前記ΔΣＡＤ変換器を構成する前記複数の第２素子のうちの少なくとも１つの第２素子の耐圧は、前記増幅器を構成する前記複数の第１素子の耐圧より低く、
    前記少なくとも１つの第２素子の耐圧は、前記複数の第２素子のうちの前記少なくとも１つの第２素子とは異なる第２素子の耐圧より低い、
    ことを特徴とする半導体基板。

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