JP7608403B2 - 信号発生装置及び信号発生方法 - Google Patents

Description

本発明は、信号発生装置及び信号発生方法に関し、特に、パラレルデータを高速のシリアルデータに変換出力する信号発生装置及び信号発生方法に関する。

昨今のイーサネットの高速化は著しく、８００ＧｂＥ（Gigabit Ethernet）や１．６ＴｂＥ（Terabit Ethernet）の規格化も見えている。これら高速イーサネットの開発に伴い、通信機器の品質評価を行うためのビット誤り率（Bit Error Rate：ＢＥＲ）測定などの測定環境についても対応が望まれている。このような測定環境は、高速な信号に対応できることは当然ながら、規格の方針変更や開発対象変更等に伴う変化に柔軟に対応できることが望ましい。これを実現するためには、例えば、テスト信号を発生する信号発生装置をＦＰＧＡ（Field Programmable Gate Array）を用いて構成すればよく、ＦＰＧＡによる１２８Ｇ Ｓｙｍｂｏｌ／ｓ（１０２４Ｇｂｐｓ）の信号の出力が可能な信号発生装置が望まれている。

しかしながら、通常、ＦＰＧＡの１つのトランシーバチャネルで当該速度の信号を出力することはできない。このため、マルチプレクサ（Multiplexer：ＭＵＸ）やＤＡＣ（Digital Analog Converter）を用いて複数のトランシーバによるパラレル出力をシリアル化することにより、目標とする信号出力レートの確保を行う必要がある（例えば、特許文献１参照）。このとき、全てのトランシーバチャネルからの出力データは、位相がそろった状態で、ＭＵＸに入力される必要がある（例えば、特許文献２参照）。具体的には、全てのチャネル間の最大位相差が０．１ＵＩ（Unit Interval）以下であることが望まれる。例えばトランシーバの１チャネル当たりの出力が３２Ｇｂｐｓであった場合、時間にして約３．１ｐｓ以下であることが望まれる。

チャネル間の位相を調整するには、各チャネルに入力される外部クロックの位相を個別制御するといった手法がある。しかしながら、例えばトランシーバの１チャネルの最大速度が３２Ｇｂｐｓであった場合、１０２４Ｇｂｐｓの信号の出力を実現するためには、３２チャネルの出力が必要となる。これらの出力それぞれに対しクロックの入力が必要となるため、トランシーバのＩＯリソースが不足するおそれがある。また、基本的にこれらの入出力チャネルは近接している必要があるため、合計で６４以上のチャネル数があるＦＰＧＡであっても物理的に配線が不可能な場合がある。

図８は、ＭＵＸを用いてパラレルデータを高速のシリアルデータに変換出力する、特許文献１に記載の従来のデータ信号発生装置の構成を示すブロック図である。データ信号発生装置１００は、データ出力部１１１からＭＵＸ１１３に入力されるパラレルデータの出力タイミングがＭＵＸ１１３のシリアル変換動作に正しく同期した状態にするための同期装置１２０を備えている。

同期装置１２０は、基準クロック信号ＣＫ１を分周して分周クロック信号ＣＫ２を出力する分周器１２６、ＭＵＸ１１３のシリアル変換動作のタイミングを決定している信号Ａと、データ出力部１１１からのデータ同期クロック信号ＣＫｐとの位相を比較する位相比較器１２１、位相比較器１２１の比較タイミングを時間的にランダムに指示する比較タイミング指示部１２２、位相比較器１２１が検出した検出信号の電圧Ｖｄを順次記憶するメモリ１２３、比較タイミング指示部１２２の指示に基づいて検出信号の電圧Ｖｄを予め定められた回数取得して検出信号の平均電圧Ｖａを算出する平均化部１２４、平均電圧Ｖａに応じた制御信号を生成する制御部１２５、基準クロック信号ＣＫ１又は分周クロック信号ＣＫ２に、制御信号に応じた量の遅延を与える可変遅延器１３０により構成されている。

すなわち、特許文献１に開示された技術は、ＭＵＸ１１３のシリアル変換動作のタイミングを決定している信号Ａと、データ出力部１１１からのデータ同期クロック信号ＣＫｐとの位相差を測定し、データ出力部１１１からのパラレルデータの出力タイミングの調整を行っている。さらに、チャネル間の最大位相差を低減するためには、データ出力部１１１から出力されるパラレルデータは、特許文献２に開示された自動位相調整方法により位相が調整された状態でＭＵＸ１１３に入力されることが望ましい。

特許第６０８２４１９号公報 特許第６３４６２１２号公報

しかしながら、特許文献２に開示された技術は、データ出力部１１１のチャネル間の最大位相差の大きさによっては、データ出力部１１１から出力されるパラレルデータを構成するシリアルデータの位相を互いに１クロック以上ずれた位置で調整してしまうという問題があった。この場合、ＭＵＸ１１３を用いてパラレルデータを多重化した際に意図しないデータが生成される。例えば、この意図しないデータを、ＢＥＲ測定のテスト信号として用いた場合、テスト信号自体に誤りがあることになるため、正しいＢＥＲ測定が不可能になってしまう。

本発明は、このような従来の課題を解決するためになされたものであって、複数のトランシーバからそれぞれ出力されるシリアルデータ間の位相差の絶対値を０．１ＵＩ以下に低減することができる信号発生装置及び信号発生方法を提供することを目的とする。

上記課題を解決するために、本発明に係る信号発生装置は、ｍ×Ｎビット幅のパラレルデータを出力するパラレルデータ出力部と、前記パラレルデータ出力部から出力された前記ｍ×Ｎビット幅のパラレルデータをｍビット幅のパラレルデータに変換して出力するトランシーバ部と、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータの位相を制御する位相同期制御部と、を備える信号発生装置であって、前記トランシーバ部は、前記ｍ×Ｎビット幅のパラレルデータのうち、Ｎビット幅のパラレルデータを１ビット幅のシリアルデータに変換するｍ個のトランシーバを有し、各前記トランシーバは、前記Ｎビット幅のパラレルデータを格納し、読み出しクロック信号に応じて前記Ｎビット幅のパラレルデータを読み出されるＦＩＦＯと、前記ＦＩＦＯから読み出された前記Ｎビット幅のパラレルデータを前記１ビット幅のシリアルデータに変換するＰＩＳＯと、前記ＦＩＦＯの使用量が使用量閾値以上であるか否かを判定する第１の使用量判定処理及び第２の使用量判定処理を実行する使用量判定部と、前記読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、前記読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行する位相調整部と、を有しており、前記位相同期制御部は、各前記トランシーバから前記シリアルデータの出力が開始されたことを条件として、前記使用量判定部に前記第１の使用量判定処理を実行させ、前記位相同期制御部は、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると判定されたことを条件として、前記位相調整部に前記第１の位相調整処理を実行させ、前記位相同期制御部は、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、前記使用量判定部に前記第２の使用量判定処理を実行させ、前記位相同期制御部は、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると判定されたことを条件として、前記位相調整部に前記第２の位相調整処理を実行させ、前記位相同期制御部は、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、前記位相調整部に前記読み出しクロック信号の位相の調整を終了させる構成である。

この構成により、本発明に係る信号発生装置は、第１の使用量判定処理により各トランシーバのＦＩＦＯの使用量が使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、第２の使用量判定処理を実行させる。さらに、本発明に係る信号発生装置は、第２の使用量判定処理により各トランシーバのＦＩＦＯの使用量が使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、読み出しクロック信号の位相の調整を終了させる。この構成により、本発明に係る信号発生装置は、複数のトランシーバからそれぞれ出力されるシリアルデータ間の位相差の絶対値を０．１ＵＩ以下に低減することができる。

また、本発明に係る信号発生装置においては、前記パラレルデータ出力部、前記トランシーバ部、及び前記位相同期制御部が、ＦＰＧＡ上に構成される構成であってもよい。

この構成により、本発明に係る信号発生装置は、パラレルデータ出力部から出力されるパラレルデータのビット幅やトランシーバのチャネル数を容易に変更できるため、将来、規格の変更や拡張があっても柔軟に対応することができる。

また、本発明に係る信号発生装置は、前記位相同期制御部に前記第１及び第２の判定回数を設定する判定回数設定部を更に備え、前記判定回数設定部は、前記第１及び第２の判定回数として任意の値を前記位相同期制御部に仮設定する判定回数仮設定部と、前記判定回数仮設定部により仮設定された前記第１及び第２の判定回数に基づいた前記位相調整部による前記読み出しクロック信号の位相の調整が終了したときに、前記ｍ個のトランシーバからそれぞれ出力される前記シリアルデータ間の位相差のうちの最大位相差を取得する最大位相差取得部と、前記判定回数仮設定部により仮設定された前記第１及び第２の判定回数と、前記最大位相差取得部により取得された前記最大位相差との関係を示すデータを記憶する記憶部と、前記記憶部に記憶された前記データの近似曲線を算出する近似曲線算出部と、前記近似曲線に基づいて、目標とする前記最大位相差を実現する前記第１及び第２の判定回数を推定する判定回数推定部と、前記判定回数推定部により推定された前記第１及び第２の判定回数を前記位相同期制御部に本設定する判定回数本設定部と、を含む構成であってもよい。

この構成により、本発明に係る信号発生装置は、第１及び第２の判定回数と最大位相差の測定結果を近似することによって、最適な判定回数を推定することができる。このように、本発明に係る信号発生装置は、最適な判定回数を求めることによって、不必要に判定回数を増やす必要がなくなり、トランシーバチャネル間の位相同期処理の完了時間を短縮することができる。

また、本発明に係る信号発生装置は、基準クロック信号がｍ分周された分周クロック信号に基づいて、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータを受けて、前記基準クロック信号のレートに応じたｎビット幅のデータを出力するマルチプレクサと、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータに同期したデータ同期クロック信号の位相と前記分周クロック信号の位相との位相差に基づいて、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータと前記分周クロック信号とを同期させる同期装置と、前記マルチプレクサから出力された前記ｎビット幅のデータに応じたアナログ信号を出力するＤＡＣと、を更に備える構成であってもよい。

この構成により、本発明に係る信号発生装置は、複数のトランシーバからそれぞれ出力されるシリアルデータ間の最大位相差の絶対値が０．１ＵＩ以下に低減されているため、ＭＵＸを用いてトランシーバ部から出力されたパラレルデータを多重化する際に意図どおりのシリアルデータを生成することができる。

また、本発明に係る信号発生方法は、ｍ×Ｎビット幅のパラレルデータを出力するパラレルデータ出力部と、前記パラレルデータ出力部から出力された前記ｍ×Ｎビット幅のパラレルデータをｍビット幅のパラレルデータに変換して出力するトランシーバ部と、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータの位相を制御する位相同期制御部と、を備える信号発生装置を用いる信号発生方法であって、前記トランシーバ部は、前記ｍ×Ｎビット幅のパラレルデータのうち、Ｎビット幅のパラレルデータを１ビット幅のシリアルデータに変換するｍ個のトランシーバを有し、各前記トランシーバは、前記Ｎビット幅のパラレルデータを格納し、読み出しクロック信号に応じて前記Ｎビット幅のパラレルデータを読み出されるＦＩＦＯと、前記ＦＩＦＯから読み出された前記Ｎビット幅のパラレルデータを前記１ビット幅のシリアルデータに変換するＰＩＳＯと、前記ＦＩＦＯの使用量が使用量閾値以上であるか否かを判定する第１の使用量判定処理及び第２の使用量判定処理を実行する使用量判定部と、前記読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、前記読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行する位相調整部と、を有しており、前記位相同期制御部は、各前記トランシーバから前記シリアルデータの出力が開始されたことを条件として、前記使用量判定部に前記第１の使用量判定処理を実行させるステップと、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると判定されたことを条件として、前記位相調整部に前記第１の位相調整処理を実行させるステップと、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、前記使用量判定部に前記第２の使用量判定処理を実行させるステップと、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると判定されたことを条件として、前記位相調整部に前記第２の位相調整処理を実行させるステップと、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、前記位相調整部に前記読み出しクロック信号の位相の調整を終了させるステップと、を実行する構成である。

本発明は、複数のトランシーバからそれぞれ出力されるシリアルデータ間の位相差の絶対値を０．１ＵＩ以下に低減することができる信号発生装置及び信号発生方法を提供するものである。

本発明の実施形態に係る信号発生装置の構成を示すブロック図である。 本発明の実施形態に係る信号発生装置が備えるトランシーバ部の１チャネル分の構成を示すブロック図である。 本発明の実施形態に係る信号発生装置による位相同期処理を説明するための状態遷移図である。 位相同期処理における連続判定回数とｍ個のトランシーバ間の最大位相差との関係を示す表である。 位相同期処理における連続判定回数とｍ個のトランシーバ間の最大位相差との関係を示すグラフである。 本発明の実施形態に係る信号発生装置が備える判定回数設定部の構成を示すブロック図である。 本発明の実施形態に係る信号発生装置が備える近似曲線算出部により算出された近似曲線を図５のデータに重ねて示すグラフである。 従来のデータ信号発生装置の構成を示すブロック図である。

以下、本発明に係る信号発生装置及び信号発生方法の実施形態について、図面を用いて説明する。

図１に示す本実施形態に係る信号発生装置１は、データ出力部１０と、判定回数設定部３２と、チャネル間位相調整部４０と、ＭＵＸ４１と、ＤＡＣ４２と、操作部４３と、同期装置５０と、制御部６０と、を備える。なお、データ出力部１０は、例えばＦＰＧＡ又はＡＳＩＣ上に構成されるが、以下では、これらがＦＰＧＡ上に構成されるものとして説明する。

データ出力部１０は、パラレルデータ出力部１１と、トランシーバ部１２と、位相同期制御部３１と、を含む。

パラレルデータ出力部１１は、あらかじめ所定パターンの一連のデータ列を記憶している内部のメモリ（図示せず）、あるいは、このデータ列を生成する演算回路（図示せず）を有しており、ｍ×Ｎビット幅のパラレルデータを出力するようになっている。ここで、ｍ及びＮは、それぞれ２以上の整数である。

パラレルデータ出力部１１は、操作部４３から入力されるパターン情報に基づいて、例えば、２値以上の多値Ｋ（Ｋは２以上の整数）からなるＰＡＭ信号のパターンをｍ×Ｎビット幅のパラレルデータとして出力するようになっている。パラレルデータ出力部１１は、例えば、ＮＲＺ信号（Ｋ＝２）、ＰＡＭ３信号（Ｋ＝３）、ＰＡＭ４信号（Ｋ＝４）、ＰＡＭ５信号（Ｋ＝５）、ＰＡＭ６信号（Ｋ＝６）、ＰＡＭ７信号（Ｋ＝７）、ＰＡＭ８信号（Ｋ＝８）などの任意の多値ＫからなるＰＡＭ信号のパターンを生成する。ここで、パターン情報とは、Ｋの値、パターンの種類（例えば、ＰＲＢＳ（Pseudo Random Binary Sequence）パターン、ＳＳＰＲＱ(Short Stress Pattern Random Quaternary)パターン、任意のパターン）などのＰＡＭ信号のパターンの情報である。

トランシーバ部１２は、同期装置５０からのデータ要求信号Ａ'に基づいたクロック信号を生成するクロック生成部１３と、ｍ個のトランシーバ１４－１～１４－ｍと、を有している。

各トランシーバ１４－１～１４－ｍは、ＦＰＧＡの出力部であって、０又は１のデジタル信号を出力する。各トランシーバ１４－１～１４－ｍは、クロック生成部１３により生成されたクロック信号のタイミングで、パラレルデータ出力部１１から出力されたｍ×Ｎビット幅のパラレルデータのうち、Ｎビット幅のパラレルデータを１ビット幅のシリアルデータに変換するようになっている。すなわち、トランシーバ部１２は、パラレルデータ出力部１１から出力されたｍ×Ｎビット幅のパラレルデータをｍビット幅のパラレルデータＤｐに変換して出力するようになっている。

また、トランシーバ部１２は、ｍビット幅のパラレルデータＤｐの出力タイミングに同期したデータ同期クロック信号ＣＫｐを出力するようになっている。データ同期クロック信号ＣＫｐを出力する構成としては、例えば、パラレルデータＤｐから再生クロック信号を生成するクロック再生回路（図示せず）がデータ出力部１０に設けられていてもよい。あるいは、ｍ個のトランシーバ１４－１～１４－ｍ以外に、パラレルデータＤｐの出力タイミングに同期したデータ同期クロック信号ＣＫｐを出力するクロック出力用トランシーバ（図示せず）がトランシーバ部１２に別途設けられていてもよい。

図２は、トランシーバ部１２の１チャネル分の構成を示す図である。ここでは、一例としてトランシーバ１４－１の構成を示しているが、他のトランシーバ１４－２～１４－ｍも同様の構成を有している。

図２に示すように、各トランシーバ１４－１～１４－ｍは、パラレルデータ出力部１１から出力されたｍ×Ｎビット幅のパラレルデータのうちのＮビット幅のパラレルデータを格納するＦＩＦＯ（First-In First-Out）１５と、読み出しクロック信号に応じてＦＩＦＯ１５から読み出されたＮビット幅のパラレルデータを１ビット幅のシリアルデータに変換するＰＩＳＯ（Parallel-In Serial-Out）１６と、ＦＩＦＯ１５の使用量が使用量閾値以上であるか否かを判定する第１及び第２の使用量判定処理を実行する使用量判定部１７と、ＦＩＦＯ１５の読み出しクロック信号の位相を減少又は増加させるように調整する位相調整部１８と、分周器１９，２０と、減算器２１と、を有している。

つまり、各トランシーバ１４－１～１４－ｍは、格納されたＮビット幅のパラレルデータをＦＩＦＯ１５から読み出し、読み出したパラレルデータに対してＰＩＳＯ１６でパラレル／シリアル変換を行って、シリアルデータを出力するようになっている。

本実施形態の信号発生装置１において、トランシーバ部１２は、例えば、Xilinx社の提供するTX Phase Interpolator PPM Controller（以下、「ＴＸＰＩ」と呼ぶ）のように、読み出しクロック信号の位相調整を行う機能が搭載されているトランシーバで構成することができる。また、例えば、データ出力部１０が構成されるＦＰＧＡとしては、Xilinx社製のGTYトランシーバを備えたUltraScale+などを好適に用いることができる。

一般に、ＦＰＧＡ上に構成された複数のトランシーバは、それらの起動後又はリセット後に、実際にデータが出力されるまでのタイミングが必ずしも互いに一致しない。このため、データの出力が始まったタイミングでは、各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量は通常異なっている。また、１つのトランシーバに注目した場合も、起動ごと又はリセットごとにデータの出力が開始されたときの使用量が異なる場合がある。

以下、図２を参照しながら、ＴＸＰＩの基本的な動作について述べる。

ＦＩＦＯ１５は、パラレルデータ出力部１１から出力されたパラレルデータのバッファとして機能し、Ｎビット幅のパラレルデータを最大Ｍワードまで記憶できるようになっている。ＦＩＦＯ１５は、入力された書き込みクロック信号又は読み出しクロック信号の立ち上がりのタイミングで、Ｎビット幅のパラレルデータの書き込み又は読み出しが行われるようになっている。書き込みクロック信号と読み出しクロック信号は、例えば、クロック生成部１３により生成されたクロック信号に基づく信号である。クロック生成部１３により生成されたクロック信号は、各トランシーバ１４－１～１４－ｍに振り分けられるようになっている。これにより、トランシーバ部１２へのクロック入力数をトランシーバ１４－１～１４－ｍの個数ｍよりも少なくすることができるため、トランシーバ部１２のＩＯリソースの消費を低減することができる。

分周器１９は、ＦＩＦＯ１５の最大ワード数Ｍで読み出しクロック信号を分周して、ＦＩＦＯ１５の読み出しアドレスを得るようになっている。一方、分周器２０は、ＦＩＦＯ１５の最大ワード数Ｍで書き込みクロック信号を分周して、ＦＩＦＯ１５の書き込みアドレスを得るようになっている。

減算器２１は、分周器１９，２０からそれぞれ出力される読み出しアドレス及び書き込みアドレスの差分を出力するようになっている。減算器２１から出力される差分は、ＦＩＦＯ１５の使用量を反映している。

使用量判定部１７は、減算器２１から出力された差分が使用量閾値以上であるか否かを、データ出力部１０が構成されるＦＰＧＡの動作クロックの１クロックごとに判定する第１及び第２の使用量判定処理を実行するようになっている。使用量判定部１７は、ＦＩＦＯ１５の読み出しアドレスと書き込みアドレスの差分をＦＩＦＯ１５の使用量として常時監視しており、この使用量が使用量閾値未満の場合０を、使用量閾値以上の場合１を出力するようになっている。例えば、使用量閾値は、Ｍ／２、すなわちＦＩＦＯ１５の最大ワード数Ｍの２分の１である。ＦＩＦＯ１５の使用量は、読み出しクロック信号の位相が変化することによって変化する。

位相調整部１８は、読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行するようになっている。第１の位相調整処理はＦＩＦＯ１５の使用量を減少させる処理であり、第２の位相調整処理はＦＩＦＯ１５の使用量を増加させる処理である。

位相調整部１８は、ＦＩＦＯ１５の読み出しクロック信号の位相を調整することによって、ＦＩＦＯ１５の読み出しアドレス値をずらすことができる。これにより、ＦＩＦＯ１５から出力されるパラレルデータの位相がずれる。ただし、位相調整部１８は、ＦＩＦＯ１５から出力されるパラレルデータの位相を任意の値に調整することはできず、また一度に調整できる位相調整幅も限られている。例えば、各トランシーバ１４－１～１４－ｍの出力データ速度が３２Ｇｂｐｓのときには、位相調整部１８が調整可能な位相調整幅は１／６４ＵＩステップ幅である。

以下、図３の状態遷移図を参照しながら、トランシーバ部１２から出力されたｍビット幅のパラレルデータＤｐの位相を制御する位相同期制御部３１の位相同期処理を説明する。位相同期制御部３１の位相同期処理は、チャネルごと、すなわちトランシーバ１４－１～１４－ｍごとに独立して実行される。

図３に示すように、位相同期制御部３１は、Ｓ１～Ｓ７の８つの状態、すなわち初期状態、PRESET状態、BUFCHK1状態、TXPI_DEC状態、TXPI_INC状態、BUFCHK2状態、及びPHASEADJ状態を含む。状態間の矢印は、遷移とその方向を表している。

まず、位相同期制御部３１は、初期状態Ｓ１からPRESET状態Ｓ２に遷移する。PRESET状態Ｓ２は、各トランシーバ１４－１～１４－ｍがシリアルデータの出力を開始するまで待機する状態である。ここで、各トランシーバ１４－１～１４－ｍは、起動後やリセット後にシリアルデータの出力を開始できる状態になったときに、クロック生成回路（図示せず）においてクロックの生成を開始するようになっている。位相同期制御部３１は、このクロックの立ち上がりを検出することで、各トランシーバ１４－１～１４－ｍがシリアルデータの出力を開始したタイミングを検知することができる。

位相同期制御部３１は、各トランシーバ１４－１～１４－ｍがシリアルデータの出力を開始したことを検知すると、PRESET状態Ｓ２からBUFCHK1状態Ｓ３に遷移する。BUFCHK1状態Ｓ３は、位相同期制御部３１が使用量判定部１７に第１の使用量判定処理を実行させる状態である。

位相同期制御部３１は、第１の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値以上であると判定されたことを条件として、BUFCHK1状態Ｓ３からTXPI_DEC状態Ｓ４に遷移する。TXPI_DEC状態Ｓ４は、位相同期制御部３１が位相調整部１８に第１の位相調整処理を実行させる状態である。

位相同期制御部３１は、第１の位相調整処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の読み出しクロック信号の位相が所定量減少されたことを条件として、TXPI_DEC状態Ｓ４から再びBUFCHK1状態Ｓ３に遷移する。

位相同期制御部３１は、第１の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、BUFCHK1状態Ｓ３からTXPI_INC状態Ｓ５に遷移する。TXPI_INC状態Ｓ５は、位相同期制御部３１が位相調整部１８に第２の位相調整処理を実行させる状態である。

位相同期制御部３１は、第２の位相調整処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の読み出しクロック信号の位相が所定量増加されたことを条件として、TXPI_INC状態Ｓ５からBUFCHK2状態Ｓ６に遷移する。BUFCHK2状態Ｓ６は、位相同期制御部３１が使用量判定部１７に第２の使用量判定処理を実行させる状態である。

位相同期制御部３１は、第２の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値未満であると判定されたことを条件として、BUFCHK2状態Ｓ６から再びTXPI_INC状態Ｓ５に遷移する。

位相同期制御部３１は、第２の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、BUFCHK2状態Ｓ６からPHASEADJ状態Ｓ７に遷移する。PHASEADJ状態Ｓ７は、位相同期制御部３１が、位相調整部１８に読み出しクロック信号の位相の調整を終了させ、トランシーバ１４－１～１４－ｍにリセット信号の入力があるまで待機する状態である。

位相同期制御部３１は、図３に示した処理を全てのトランシーバ１４－１～１４－ｍに対して行うことによって、全てのチャネルのＦＩＦＯ１５の使用量を半分にそろえることができるため、全てのチャネルのデータレイテンシをそろえることができる。パラレルデータ出力部１１から出力されるｍ×Ｎビット幅のパラレルデータの位相は、全てのチャネル間で同位相であるため、各トランシーバ１４－１～１４－ｍから出力されるシリアルデータの位相もほぼ同位相にそろうことになる。

図３に示した処理によれば、位相調整部１８による位相調整幅が１／６４ＵＩの場合、計算上±０．００８ＵＩの精度（理論限界値）で各トランシーバ１４－１～１４－ｍから出力されるシリアルデータの位相を調整することができる。なお、第１及び第２の判定回数は共に等しくてもよく、互いに異なっていてもよい。

図３に示した位相同期制御部３１の処理において、仮に、BUFCHK1状態Ｓ３からTXPI_DEC状態Ｓ４への遷移、BUFCHK2状態Ｓ６からTXPI_INC状態Ｓ５への遷移、BUFCHK1状態Ｓ３からTXPI_INC状態Ｓ５への遷移、並びに、BUFCHK2状態Ｓ６からPHASEADJ状態Ｓ７への遷移が、それぞれの判定条件を１回満たせば実行される場合には、位相調整完了後にｍ個のトランシーバ１４－１～１４－ｍから出力されるシリアルデータ間の最大位相差は、上記の理論限界値よりも大きな値となる。これは、書き込みクロック信号と読み出しクロック信号のジッタ成分によって、ＦＩＦＯ１５の使用量が常時揺らいでいるため、使用量判定部１７による第１及び第２の使用量判定処理の判定結果にも揺らぎが生じるためであると考えられる。

そこで、本実施形態の信号発生装置１は、図３に示した位相同期制御部３１の処理において、BUFCHK1状態Ｓ３からTXPI_INC状態Ｓ５への遷移、BUFCHK2状態Ｓ６からPHASEADJ状態Ｓ７への遷移については、連続して遷移条件を満たすべき第１及び第２の判定回数を規定し、それらの回数分連続で遷移条件に一致した場合のみ遷移を実行するようにしている。

使用量判定部１７により第１及び第２の使用量判定処理が実行される間隔は、データ出力部１０が構成されているＦＰＧＡの動作クロック周波数に依存する。例えば、ＦＰＧＡの動作クロック周波数が１２５ＭＨｚのときに、第１及び第２の使用量判定処理がそれぞれ８ｎｓ間隔で実行された場合について、連続判定回数とｍ個のトランシーバ１４－１～１４－ｍ間の最大位相差との関係を示す表を図４に、そのグラフを図５に示す。ここでは、第１及び第２の判定回数は共に等しいとしており、例えば、連続判定回数が１０００であるとは、第１の判定回数が１０００であり、第２の判定回数も１０００であることを意味する。また、このときの各トランシーバ１４－１～１４－ｍの出力データ速度は１チャネル当たり３２Ｇｂｐｓである。図４及び図５に示す結果から、連続判定回数と最大位相差には相関関係があり、連続判定回数が８０００回以上の条件において、最大位相差の絶対値が０．１ＵＩ未満になることがわかる。

また、連続判定回数に未達の状態で、第１又は第２の使用量判定処理において遷移条件が満たされなくなった場合、位相同期制御部３１は、連続判定回数のカウントをリセットするようになっている。例えば、BUFCHK1状態Ｓ３の第１の使用量判定処理で、第１の判定回数に到達する前に、トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値以上であると判定された場合には、位相同期制御部３１は、カウントした第１の判定回数をリセットして、TXPI_DEC状態Ｓ４に遷移する。同様に、BUFCHK2状態Ｓ６の第２の使用量判定処理で、第２の判定回数に到達する前に、トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値未満であると判定された場合には、位相同期制御部３１は、カウントした第２の判定回数をリセットして、TXPI_INC状態Ｓ５に遷移する。

このため、連続判定回数が６５５３５回の場合においても、位相調整部１８による第１及び第２の位相調整処理が完了する時間は最大５０ｍｓ程度であり、連続判定回数を増やすことに対する時間的デメリットは少ない。よって、本例では、マージンを設けて連続判定回数を１００００回以上とすることにより、要求される最大位相差の絶対値が０．１ＵＩ以下となるチャネル間の位相調整をより確実に実現できる。

また、第１及び第２の位相調整処理が完了する５０ｍｓ程度の時間を更に短縮する必要がある場合には、本例では連続判定回数を５０００から１００００回の間に設定すれば、第１及び第２の位相調整処理に要する時間に比して、最大位相差を効果的に小さくすることができる。

図１等に示す判定回数設定部３２は、位相同期制御部３１に第１及び第２の判定回数を設定するようになっている。例えば、図６に示すように、判定回数設定部３２は、判定回数仮設定部３３と、最大位相差取得部３４と、記憶部３５と、近似曲線算出部３６と、判定回数推定部３７と、判定回数本設定部３８と、を含むものであってもよい。

判定回数仮設定部３３は、第１及び第２の判定回数として任意の値を位相同期制御部３１に仮設定するようになっている。例えば、図４及び図５に示す例では、第１及び第２の判定回数として、１０、１００、１０００、５０００、８０００、１００００、６５５３５のうちのいずれかが設定される。これにより、位相同期制御部３１は、仮設定された第１及び第２の判定回数に基づいて、図３に示した処理を実行する。

最大位相差取得部３４は、判定回数仮設定部３３により設定された第１及び第２の判定回数に基づいた位相調整部１８による読み出しクロック信号の位相の調整が終了したときに（PHASEADJ状態Ｓ７）、ｍ個のトランシーバ１４－１～１４－ｍからそれぞれ出力されるシリアルデータ間の位相差のうちの最大位相差を取得するようになっている。

例えば、最大位相差取得部３４は、ｍ個のトランシーバ１４－１～１４－ｍからそれぞれ出力されるシリアルデータ間の位相差を測定するオシロスコープなどの測定器（図示せず）から得られた位相差の中から最大位相差を取得するものであってもよい。

記憶部３５は、判定回数仮設定部３３により仮設定された第１及び第２の判定回数と、最大位相差取得部３４により取得された最大位相差との関係を示すデータを記憶するようになっている。

近似曲線算出部３６は、記憶部３５に記憶されたデータの近似曲線を算出するようになっている。

以下、図４及び図５のデータを例に挙げて、近似曲線算出部３６による近似曲線の算出方法について説明する。

図５のグラフに示すように、連続判定回数が増加するほど最大位相差が減少する理由は、書き込みクロック信号と読み出しクロック信号のジッタ成分によるＦＩＦＯ１５の使用量の揺らぎが、連続判定回数が増加するほど打ち消されるためであると考えられる。

クロックのジッタ成分は、時間軸方向と電圧軸方向に大別される。一般的に時間軸方向のジッタ成分の方がジッタ量として大きく、影響も大きいため、まずは時間軸方向のジッタ成分に注目する。時間軸方向のジッタ成分は、クロックの１ビット当たりの時間軸方向のジッタ量Ｔｊと、１ビットの間隔Ｔｂｉｔとの比Ｔｊ／Ｔｂｉｔで与えられる。

ここで、時間軸方向のジッタ成分が理想的な分布（正規分布）に従っていると仮定する。クロックのジッタ成分が正規分布に近い分布をしている場合、連続判定回数と最大位相差の関係性も正規分布に近いものになることが推測できる。

図７は、記憶部３５に記憶された連続判定回数と最大位相差の関係を示すデータに基づいて近似曲線算出部３６により算出された近似曲線３９が、図５のデータに重ね合わされたグラフである。図中下部の横線は、理論限界値である±０．００８ＵＩを示している。ここで、図７に示す近似曲線３９は、下記の式（１）に示すように、標準正規分布のグラフに係数α，βが追加されたものである。

まず、近似曲線算出部３６は、式（１）における係数αを算出する。係数αは、０．５５（＝０．２２／０．４）であり、これは、連続判定回数が１０のときの最大位相差の絶対値である０．２２ＵＩと、標準正規分布のグラフの頂点のｙ軸の値である０．４との比である。

また、近似曲線算出部３６は、式（１）における係数βを下記のように算出する。図５のグラフにおいて、連続判定回数が１０のときの最大位相差±０．２２ＵＩの半分の値である±０．１１ＵＩに最も近いデータ点は、連続判定回数５０００回、最大位相差±０．１３ＵＩの点である。

近似曲線算出部３６は、連続判定回数５０００回の１／１０～１０／１、つまり５００回～５００００回の範囲の最大位相差のデータ点を抽出し、これらデータ点の近似直線を求める。このとき得られた近似直線は、ｙ＝－０．００００１３２６ｘ＋０．１８２０６５２２である。式（１）における係数βは、式（１）の近似曲線が、近似直線ｙ＝－０．００００１３２６ｘ＋０．１８２０６５２２とｙ＝０．１１において接するように調整するための値である。

図７に示すように、図５のデータが標準正規分布の曲線の形状に近いものになることから、図５に示すような連続判定回数と最大位相差との関係は、書き込みクロック信号と読み出しクロック信号のジッタ成分を反映したものであることが確認できる。

次に、電圧方向のジッタ成分について述べる。図７において、時間方向のジッタ成分が支配的でなくなる連続判定回数６５５３５回以降のデータ点は、理論限界値の影響も加わり、近似曲線３９のグラフのように０に漸近することはないと考えられる。つまり、この標準正規分布に基づく近似曲線３９と、連続判定回数６５５３５回以降の最大位相差のデータ点との差異は、電圧方向のジッタ成分と理論限界によるものであるといえる。

図６に戻り、判定回数推定部３７は、近似曲線算出部３６により算出された近似曲線３９に基づいて、目標とする最大位相差を実現する連続判定回数又は第１及び第２の判定回数を推定するようになっている。例えば、目標とする最大位相差は、ユーザによる操作部４３への操作入力により、最大位相差±０．１ＵＩを満たす範囲で設定されてもよい。

例えば、判定回数推定部３７は、理論限界値と近似曲線３９との交点、若しくはそれ以外の目標とする最大位相差の値と近似曲線３９との交点を求めることにより、最適な連続判定回数を推定することができる。このように、判定回数推定部３７により最適な連続判定回数を求めることによって、不必要に連続判定回数を増やす必要がなくなり、図３の状態遷移図に示すような位相同期制御部３１による位相同期処理の完了時間の短縮が可能となる。

図４及び図５に示す例において、位相同期制御部３１による位相同期処理の完了までの時間は最大５０ｍｓ程度であったが、これはＦＰＧＡの動作クロック周波数が１２５ＭＨｚの条件下における値である。デバイス的ないし電力的な制約によってより低い動作クロック周波数での動作を強いられる条件であっても、本実施形態の信号発生装置１は、上記のような近似曲線３９を用いた連続判定回数の推定を行うことで、最低限の時間でチャネル間の位相同期を実現することができる。

あるいは、判定回数設定部３２は、最大位相差±０．１ＵＩを実現できる範囲で、ユーザにより操作部４３を介して入力された第１及び第２の判定回数又は連続判定回数を位相同期制御部３１に設定するものであってもよい。例えば、図４及び図５の例であれば、ユーザが８０００回から６５５３５回までの範囲の連続判定回数を判定回数設定部３２に自由に設定できるようになっていてもよい。

判定回数本設定部３８は、ユーザにより操作部４３を介して入力された第１及び第２の判定回数又は連続判定回数、あるいは、判定回数推定部３７により推定された第１及び第２の判定回数又は連続判定回数を位相同期制御部３１に本設定するようになっている。

図１に戻り、チャネル間位相調整部４０の構成及び機能は、特許第６３４６２１２号に記載された誤り率測定装置と同様である。すなわち、本実施形態におけるチャネル間位相調整部４０は、外部から入力されるクロック信号ＣＫ３の位相をトランシーバ１４－１～１４－ｍのチャネル数分のｍ個の位相可変器（図示せず）により変化させ、この変化されたクロック信号のタイミングで各トランシーバ１４－１～１４－ｍから出力されたシリアルデータをチャネルごとに打ち抜くものである。各位相可変器の位相量は、各トランシーバ１４－１～１４－ｍから出力されたシリアルデータのチャネルごとのアイパターンの開口の中心位置を基準にして調整される。各トランシーバ１４－１～１４－ｍからそれぞれ出力されるシリアルデータ間の最大位相差の絶対値は０．１ＵＩ以下に低減されているため、チャネル間位相調整部４０は、トランシーバ部１２から出力されたパラレルデータＤｐを構成するシリアルデータの位相を全てのチャネルでそろえることができる。なお、クロック信号ＣＫ３としては、クロック信号ＣＫ１やデータ要求信号Ａ'を利用してもよい。

ＭＵＸ４１の構成及び機能は、例えば、特許第６０８２４１９号に記載されたマルチプレクサと同様である。すなわち、本実施形態におけるＭＵＸ４１は、チャネル間位相調整部４０を介してトランシーバ部１２から出力されたｍビット幅のパラレルデータＤｐをラッチして、高速の基準クロック信号ＣＫ１に同期して所定順にｎビットずつ選択し、基準クロック信号ＣＫ１のレートに応じたｎビット幅のデータＤｓとして出力することができる。ここで、ｎは１以上の整数である。すなわち、ＭＵＸ４１は、トランシーバ部１２からのｍチャネルの出力をｎチャネルに多重化することができる。

また、ＭＵＸ４１は、基準クロック信号ＣＫ１をｍ分周して分周クロック信号Ａを生成し、生成した分周クロック信号Ａを同期装置５０に出力するようになっている。分周クロック信号Ａは、ＭＵＸ４１がｍ個のデータを出力するごとにトランシーバ部１２に次のパラレルデータＤｐを要求するためのデータ要求信号である。また、分周クロック信号Ａは、ＭＵＸ４１のシリアル変換処理の動作タイミングも決定している。

同期装置５０の構成及び機能は、特許第６０８２４１９号に記載された同期装置と同様である。すなわち、本実施形態における同期装置５０は、ＭＵＸ４１から出力された分周クロック信号Ａの位相と、トランシーバ部１２からｍビット幅のパラレルデータＤｐの出力タイミングに同期して出力されるデータ同期クロック信号ＣＫｐの位相との位相差を測定し、測定した位相差に基づいてトランシーバ部１２からのパラレルデータＤｐの出力タイミングの調整を行っている。

例えば、同期装置５０は、分周クロック信号Ａとデータ同期クロック信号ＣＫｐとの位相差に応じて、基準クロック信号ＣＫ１の分周クロック信号ＣＫ２（図８参照）のタイミングを調整してデータ要求信号Ａ'とし、データ要求信号Ａ'をトランシーバ部１２に出力するようになっている。これにより、同期装置５０は、トランシーバ部１２から出力されたｍビット幅のパラレルデータＤｐと分周クロック信号Ａとを同期させることができる。

本実施形態におけるデータ出力部１０は、チャネル間の最大位相差の絶対値が０．１ＵＩ以下のパラレルデータＤｐを出力できるため、ＭＵＸ４１がチャネル間位相調整部４０を介してトランシーバ部１２から出力されたパラレルデータＤｐを多重化した際に、意図しないデータが生成されることがない。

ＤＡＣ４２は、ｎビットＤＡＣであり、ＭＵＸ４１から出力されたｎビット幅のデータＤｓに応じたアナログ信号、すなわち多値ＫのＰＡＭ信号を出力するようになっている。なお、ＭＵＸ４１とＤＡＣ４２とは、別体のものであってもよく、一体化されたものであってもよい。例えば、本実施形態の信号発生装置１は、チャネル間位相調整部４０を介してトランシーバ部１２の各チャネルから出力された３２Ｇｂｐｓのシリアルデータ３２本をＭＵＸ４１とＤＡＣ４２を用いてシリアル化する場合、１２８Ｇ Ｓｙｍｂｏｌ／ｓ（１０２４Ｇｂｐｓ）のアナログ信号を生成できるため、ＢＥＲ測定のテスト信号として望ましい信号を発生することができる。

操作部４３は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面に対応する入力面への接触操作による接触位置を検出するためのタッチセンサを備えるタッチパネルで構成される。あるいは、操作部４３は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。操作部４３への操作入力は、制御部６０により検知されるようになっている。例えば、操作部４３により、パラレルデータ出力部１１に入力されるパターン情報、目標とする最大位相差、第１及び第２の判定回数又は連続判定回数などの設定をユーザが任意に行うことが可能である。

制御部６０は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）などを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、ＲＯＭにあらかじめ記憶されたプログラムに従って信号発生装置１を構成する上記各部の動作を制御するものである。

以上説明したように、本実施形態に係る信号発生装置１は、第１の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、第２の使用量判定処理を実行させる。さらに、本実施形態に係る信号発生装置１は、第２の使用量判定処理により各トランシーバ１４－１～１４－ｍのＦＩＦＯ１５の使用量が使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、読み出しクロック信号の位相の調整を終了させる。この構成により、本実施形態に係る信号発生装置１は、複数のトランシーバ１４－１～１４－ｍからそれぞれ出力されるシリアルデータ間の最大位相差の絶対値を０．１ＵＩ以下に低減することができる。

例えば、データ出力部１０が構成されるＦＰＧＡのトランシーバ１４－１～１４－ｍの１チャネルの出力が３２Ｇｂｐｓの場合において、読み出しクロック信号の位相調整を行わなかった場合、チャネル間の位相差は最大で±５００ｐｓ、±８ＵＩ程度になる。これに対して、図３の状態遷移図に示した位相同期制御部３１の位相同期処理を用いた場合、チャネル間の最大位相差を±０．０２ＵＩ程度まで低減することができる。

また、本実施形態に係る信号発生装置１は、データ出力部１０がＦＰＧＡ上に構成されることにより、パラレルデータ出力部１１から出力されるパラレルデータのビット幅やトランシーバ１４－１～１４－ｍのチャネル数ｍを容易に変更できるため、将来、規格の変更や拡張があっても柔軟に対応することができる。

また、本実施形態に係る信号発生装置１は、第１及び第２の判定回数と最大位相差の測定結果を近似することによって、最適な判定回数を推定することができる。このように、本実施形態に係る信号発生装置１は、最適な判定回数を求めることによって、不必要に判定回数を増やす必要がなくなり、トランシーバチャネル間の位相同期処理の完了時間を短縮することができる。

また、本実施形態に係る信号発生装置１は、複数のトランシーバ１４－１～１４－ｍからそれぞれ出力されるシリアルデータ間の最大位相差の絶対値が０．１ＵＩ以下に低減されているため、チャネル間位相調整部４０でこれらのシリアルデータ間の位相が１クロック以上ずれた位置で調整されることを防ぐことができる。これにより、本実施形態に係る信号発生装置１は、ＭＵＸ４１を用いてチャネル間位相調整部４０から出力されたパラレルデータを多重化する際に意図どおりのシリアルデータを生成することができる。

１ 信号発生装置
１０ データ出力部
１１ パラレルデータ出力部
１２ トランシーバ部
１３ クロック生成部
１４－１～１４－ｍ トランシーバ
１５ ＦＩＦＯ
１６ ＰＩＳＯ
１７ 使用量判定部
１８ 位相調整部
１９，２０ 分周器
２１ 減算器
３１ 位相同期制御部
３２ 判定回数設定部
３３ 判定回数仮設定部
３４ 最大位相差取得部
３５ 記憶部
３６ 近似曲線算出部
３７ 判定回数推定部
３８ 判定回数本設定部
３９ 近似曲線
４０ チャネル間位相調整部
４１ ＭＵＸ
４２ ＤＡＣ
４３ 操作部
５０ 同期装置
６０ 制御部

Claims (5)

1. ｍ×Ｎビット幅のパラレルデータを出力するパラレルデータ出力部（１１）と、
   前記パラレルデータ出力部から出力された前記ｍ×Ｎビット幅のパラレルデータをｍビット幅のパラレルデータに変換して出力するトランシーバ部（１２）と、
   前記トランシーバ部から出力された前記ｍビット幅のパラレルデータの位相を制御する位相同期制御部（３１）と、を備える信号発生装置（１）であって、
   前記トランシーバ部は、前記ｍ×Ｎビット幅のパラレルデータのうち、Ｎビット幅のパラレルデータを１ビット幅のシリアルデータに変換するｍ個のトランシーバ（１４－１～１４－ｍ）を有し、
   各前記トランシーバは、
   前記Ｎビット幅のパラレルデータを格納し、読み出しクロック信号に応じて前記Ｎビット幅のパラレルデータを読み出されるＦＩＦＯ（１５）と、
   前記ＦＩＦＯから読み出された前記Ｎビット幅のパラレルデータを前記１ビット幅のシリアルデータに変換するＰＩＳＯ（１６）と、
   前記ＦＩＦＯの使用量が使用量閾値以上であるか否かを判定する第１の使用量判定処理及び第２の使用量判定処理を実行する使用量判定部（１７）と、
   前記読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、前記読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行する位相調整部（１８）と、を有しており、
   前記位相同期制御部は、各前記トランシーバから前記シリアルデータの出力が開始されたことを条件として、前記使用量判定部に前記第１の使用量判定処理を実行させ、
   前記位相同期制御部は、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると判定されたことを条件として、前記位相調整部に前記第１の位相調整処理を実行させ、
   前記位相同期制御部は、前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、前記使用量判定部に前記第２の使用量判定処理を実行させ、
   前記位相同期制御部は、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると判定されたことを条件として、前記位相調整部に前記第２の位相調整処理を実行させ、
   前記位相同期制御部は、前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、前記位相調整部に前記読み出しクロック信号の位相の調整を終了させることを特徴とする信号発生装置。
2. 前記パラレルデータ出力部、前記トランシーバ部、及び前記位相同期制御部が、ＦＰＧＡ（Field Programmable Gate Array）上に構成されることを特徴とする請求項１に記載の信号発生装置。
3. 前記位相同期制御部に前記第１及び第２の判定回数を設定する判定回数設定部（３２）を更に備え、
   前記判定回数設定部は、
   前記第１及び第２の判定回数として任意の値を前記位相同期制御部に仮設定する判定回数仮設定部（３３）と、
   前記判定回数仮設定部により仮設定された前記第１及び第２の判定回数に基づいた前記位相調整部による前記読み出しクロック信号の位相の調整が終了したときに、前記ｍ個のトランシーバからそれぞれ出力される前記シリアルデータ間の位相差のうちの最大位相差を取得する最大位相差取得部（３４）と、
   前記判定回数仮設定部により仮設定された前記第１及び第２の判定回数と、前記最大位相差取得部により取得された前記最大位相差との関係を示すデータを記憶する記憶部（３５）と、
   前記記憶部に記憶された前記データの近似曲線を算出する近似曲線算出部（３６）と、
   前記近似曲線に基づいて、目標とする前記最大位相差を実現する前記第１及び第２の判定回数を推定する判定回数推定部（３７）と、
   前記判定回数推定部により推定された前記第１及び第２の判定回数を前記位相同期制御部に本設定する判定回数本設定部（３８）と、を含むことを特徴とする請求項１又は請求項２に記載の信号発生装置。
4. 基準クロック信号がｍ分周された分周クロック信号に基づいて、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータを受けて、前記基準クロック信号のレートに応じたｎビット幅のデータを出力するマルチプレクサ（４１）と、
   前記トランシーバ部から出力された前記ｍビット幅のパラレルデータに同期したデータ同期クロック信号の位相と前記分周クロック信号の位相との位相差に基づいて、前記トランシーバ部から出力された前記ｍビット幅のパラレルデータと前記分周クロック信号とを同期させる同期装置（５０）と、
   前記マルチプレクサから出力された前記ｎビット幅のデータに応じたアナログ信号を出力するＤＡＣ（４２）と、を更に備えることを特徴とする請求項１又は請求項２に記載の信号発生装置。
5. ｍ×Ｎビット幅のパラレルデータを出力するパラレルデータ出力部（１１）と、
   前記パラレルデータ出力部から出力された前記ｍ×Ｎビット幅のパラレルデータをｍビット幅のパラレルデータに変換して出力するトランシーバ部（１２）と、
   前記トランシーバ部から出力された前記ｍビット幅のパラレルデータの位相を制御する位相同期制御部（３１）と、を備える信号発生装置（１）を用いる信号発生方法であって、
   前記トランシーバ部は、前記ｍ×Ｎビット幅のパラレルデータのうち、Ｎビット幅のパラレルデータを１ビット幅のシリアルデータに変換するｍ個のトランシーバ（１４－１～１４－ｍ）を有し、
   各前記トランシーバは、
   前記Ｎビット幅のパラレルデータを格納し、読み出しクロック信号に応じて前記Ｎビット幅のパラレルデータを読み出されるＦＩＦＯ（１５）と、
   前記ＦＩＦＯから読み出された前記Ｎビット幅のパラレルデータを前記１ビット幅のシリアルデータに変換するＰＩＳＯ（１６）と、
   前記ＦＩＦＯの使用量が使用量閾値以上であるか否かを判定する第１の使用量判定処理及び第２の使用量判定処理を実行する使用量判定部（１７）と、
   前記読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、前記読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行する位相調整部（１８）と、を有しており、
   前記位相同期制御部は、
   各前記トランシーバから前記シリアルデータの出力が開始されたことを条件として、前記使用量判定部に前記第１の使用量判定処理を実行させるステップ（Ｓ３）と、
   前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると判定されたことを条件として、前記位相調整部に前記第１の位相調整処理を実行させるステップ（Ｓ４）と、
   前記第１の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、前記使用量判定部に前記第２の使用量判定処理を実行させるステップ（Ｓ６）と、
   前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値未満であると判定されたことを条件として、前記位相調整部に前記第２の位相調整処理を実行させるステップ（Ｓ５）と、
   前記第２の使用量判定処理により各前記トランシーバのＦＩＦＯの使用量が前記使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、前記位相調整部に前記読み出しクロック信号の位相の調整を終了させるステップ（Ｓ７）と、を実行することを特徴とする信号発生方法。

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